• 전자공학회논문지
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• 제53권2호
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• pp.70-75
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• 2016

본 논문에서는 다항식에 기초하여 유한체상의 P=2인 경우의 효율적인 곱셈기를 구성하는 방법을 제안하였다. 제안한 곱셈기 회로는 다항식의 연산부와 mod F(${\alpha}$) 연산부, 모듈러 연산부로 구성된다. 또한, 이들 각 연산부는 모듈 구조를 가지므로 m의 확장에 따른 회로 구성이 용이하며 회로 구성에 사용한 소자는 AND 게이트와 XOR 게이트만으로 구성하여 정규성, 확장성이 용이하며 이를 기반으로 VLSI화에 적합하다. 제안한 곱셈기는 기존의 곱셈기에 비해 좀 더 콤펙트, 규칙적, 정규성과 확장성이 용이하며 최근의 IoT 환경에서의 여러 분야에 적용 및 응용이 가능할 것이다.

• 정보보호학회논문지
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• 제18권3호
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• pp.45-50
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• 2008

유한체 연산기는 생성 기약다항식과 원소의 표현 방법에 따라 효율성에 많은 영향을 받는다. 본 논문에서는 홀수 소수 p에 대한 확장체 GF$(p^n)$ 위의 곱셈에 대한 두 가지 직렬곱셈기를 제안한다. 기약 이항 다항식을 이용한 직렬 곱셈기는 (2n+5)개의 레지스터, 2개의 MUX, 2개의 GF(p)곱셈기, 1개의 GF(p) 덧셈기를 사용하여 $n^2+n$ 클럭 싸이클 이후에 곱셈 결과를 얻는 구조이다. 기약 AOP를 이용한 직렬 곱셈기는 (2n+5)개의 레지스터, 1개의 MUX, 1개의 GF(p)곱셈기, 1개의 GF(p) 덧셈기를 사용하여 $n^2$+3n+2 클럭 싸이클 이후에 곱셈결과를 얻는다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.33-38
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• 2009

그룹 CSD 곱셈기는 프로그래머블 곱셈기에 사용되는 곱셈계수의 종류가 미리 정해져있고, 곱셈계수의 수가 많지 않은 FFT와 같은 응용에 효율적으로 사용하기 위해 최근 제안된 곱셈기이다. FFT를 비롯한 많은 DSP 응용의 VLSI 구현에서는 W비트 입력과 W비트 계수와의 곱셈 시 (2W-1)비트로 늘어나는 곱셈 출력 중 일부 비트만을 취하여 다음 연산에 사용한다. 본 논문에서는 워드길이가 W비트인 입력으로부터 W비트를 출력하는 고정길이 그룹 CSD 곱셈기 설계 방법을 제안한다. 양자화 오차를 효율적으로 보상하기 위해 그룹 CSD 곱셈기의 인코딩 신호를 이용하여 에러보상 바이어스를 생성한다. Synopsys 시뮬레이션을 통해 제안된 고정길이 그룹 CSD 곱셈기는 기존의 고정길이 modified Booth 곱셈기와 비교하여 전력소모에서 최대 84%, 면적에서 최대 79%까지 감소시킬 수 있음을 보인다.

• 전자공학회논문지D
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• 제35D권10호
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• pp.107-115
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• 1998

피승수와 승수의 부호에 상관없이 빠른 이진곱셈을 수행할 수 있는 효과적인 방법으로서 Booth 알고리즘의 승수 비트-쌍 재코딩 알고리즘을 사용한다. 본 연구에서는 승수 비트-쌍 재코딩 알고리즘을 광특성에 적합하도록 변형 발전시킨 광곱셈 알고리즘과 기호치환 가산기로 구성된 고속의 광곱셈기의 구현을 제안한다. 특히, 기호치환 가산규칙을 듀얼-레일 논리로 부호화해서 이 논리의 보수가 언제나 존재하기 때문에 기호치환 가산기에서 이 논리의 보수가 시프트연산에 의해 쉽게 구할 수 있게 했다. 또한 시프트된 두 영상을 직렬 연결하여 중첩시키므로서 중첩영상을 얻고, 이 중첩영상을 마스크로 보내 기준영상을 인식하는 기호치환 시스템을 구성한다. 따라서 광곱셈기의 수동광소자의 수와 시스템의 크기를 줄여서 일반적인 광시스템과 비교하여 작은 시스템으로 구현한다.

• 정보보호학회논문지
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• 제17권1호
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• pp.11-20
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• 2007

몽고메리 곱셈 방법을 이용한 고속 연산은 RSA 암호 시스템의 설계에 중요한 부분을 차지한다. 몽고메리 곱셈은 두번의 덧셈 연산으로 구성되며 CSA를 이용한 방법과 RBA를 이용한 방법이 있다. CSA의 경우 4-2 CSA 또는 5-2 CSA를 이용하여 구현하며, RBA의 경우 기존 이진 방법과 달리 잉여 이진체계를 이용한다는 특징을 가진다. [1] 에서는 기존의 RBA와 다른 새로운 이진 체계와 하드웨어 구조를 제안하고 몽고메리 곱셈에 적용하였다. 본 논문에서는 [1] 에서 제안한 RBA의 로직 구조를 재구성하여 시간 복잡도 뿐만 아니라 결합기가 필요하지 않도록 구성하여 공간 복잡도를 크게 줄였다. 또한 입 출력 값을 변형시켜 지수승 연산에 적합하도록 설계하였다. 그 결과 제안하는 RBA는 삼성 STD130 $0.18{\mu}m$ 1.8V 표준 셀 라이브러리에서 지원하는 게이트들을 사용하여 설계하는 환경에서, 기존의 4-2 CSA 보다 공간과 시간 복잡도를 각각 18.5%와 25.24%를, 기존의 RBA 보다 6.3%와 14%를 감소시킨다. 또한 [1] 의 RBA와 비교시 44.3%, 2.8%의 감소된 복잡도를 갖는다.

• 한국정보통신학회논문지
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• 제4권5호
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• pp.1143-1150
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• 2000

단정도 (single-precision) 승산과 배정도 (double-precision) 승산을 연산할 수 있는 이중 모드 승산기 (dual mode multiplier; DMM)를 $0.25-\mum$ 5-metal CMOS 공정으로 설계하였다. 단정도 승산기 회로를 사용하여 배정도 승산을 연산할 수 있는 효율적인 알고리듬을 제안하였으며, 이는 배정도 승산을 4개의 단정도 부분 승산으로 분할하여 순차적인 승산-누적 연산으로 처리하는 방법을 기초로 한다. 제안된 방법은 배정도 승산기에 비해 latency와 throughput cycle은 증가하나, 회로 복잡도를 약 113로 감소시킬 수 있어 칩 면적과 전력소모 측면에서 장점을 갖는다. 설계된 DMM은 radix-4 Booth receding과 redundant binary(RB) 연산을 적용하여 설계된 $28-b\times28-b$ 단정도 승산기, 누적기 그리고 동작모드 선택을 위한 단순한 제어회로 등으로 구성되며, 약 25,000개의 트랜지스터와 $0.77\times0.40-m^2$의 면적을 갖는다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHZ의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 배정도 승산모드에서 약 130-㎽이 다.

• 한국항행학회논문지
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• 제22권2호
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• pp.154-162
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• 2018

원전 주요계통의 전자카드에는 열화상태를 평가하기 위한 곱셈기가 필요하며, 이것은 두 개의 입력신호를 곱하는 기능을 가진 것으로서 실제 신호처리를 할 때 곱셈의 정확성을 기하기가 어렵다. 곱셈기 회로에서 중요한 것은 곱셈값이 정확해야 된다는 것과 곱셈의 선형성이 완벽해야 한다는 것이다. 본 논문에서는 연산증폭기와 트랜지스터의 특성을 이용하여 선형성이 우수한 곱셈기를 개발하여 본 논문에서 제시하여 정당성을 입증하려 하였다. 이와 같은 개발회로로서 정확한 곱셈과 곱셈의 우수한 선형성을 확보하기 위해 반도체의 비선형적인 요인을 제거하도록 노력하였다. 개발된 회로의 우수성을 입증하기 위해 개발된 회로에 적합한 각종 부품값을 부여하여 시뮬레이션으로서 곱셈연산을 수행하였다. 시뮬레이션 결과로서 단계별로 출력파형을 보였으며, 논리적인 분석치와 측정치를 비교분석하였다. 이 방법은 기존의 방법들에 비하여 곱셈결과와 선형성이 우수하다는 것을 확인하였다.

• 전기전자학회논문지
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• 제26권4호
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• pp.736-741
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• 2022

격자 기반 암호화는 최악의 경우를 기반으로 한 강력한 보안, 비교적 효율적인 구현 및 단순성을 누리기 때문에 포스트 양자 암호화 방식 중 가장 실용적인 방식이다. 오류가 있는 링 학습(R-LWE)은 격자 기반 암호화(LBC)의 공개키암호화(Public Key Encryption: PKE) 방식이며, R-LWE의 가장 중요한 연산은 링의 모듈러 다항식 곱셈이다. 본 논문은 R-LWE 암호 시스템의 중간 보안 수준의 매개 변수 집합을 대상으로 하여 근사 컴퓨팅(Approximate Computing: AC) 기술을 기반으로 한 모듈러 곱셈기를 최적화하는 방법을 제안한다. 먼저 복잡한 로직을 간단하게 구현하는 방법으로 LUT을 사용하여 근사 곱셈 연산 중 일부의 연산 과정을 생략하고, 2의 보수 방법을 활용하여 입력 데이터의 값을 이진수로 변환 시 값이 1인 비트의 개수를 최소화하여 필요한 덧셈기의 개수를 절감하는 총 두 가지 방법을 제안한다. 제안된 LUT 기반의 모듈식 곱셈기는 기존 R-LWE 모듈식 곱셈기 대비 속도와 면적 모두 9%까지 줄어들었고, 2의 보수 방법을 적용한 모듈식 곱셈기는 면적을 40%까지 줄이고 속도는 2% 향상되는 것으로 나타났다. 마지막으로 이 두 방법을 모두 적용한 최적화된 모듈식 곱셈기의 면적은 기존대비 43%까지 감소하고 속도는 10%까지 감소하는 것으로 나타났다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.29-40
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• 2008

유한체 GF($2^n$) 연산을 바탕으로 구성되는 암호시스템에서 유한체 곱셈의 효율적인 하드웨어 설계는 매우 중요한 연구분야이다. 본 논문에서는 공간 복잡도가 낮은 병렬 처리 유한체 곱셈기를 구성하기 위하여 삼항 기약다항식(Trinomial) $f(x)=x^n+x^k+1$의 모듈러 감산 연산 특징을 이용하였다. 또한 연산 수행 속도를 빠르게 개선하기 위해 하드웨어 구조를 기존의 Mastrovito 곱셈 방법과 유사하게 구성한다. 제안하는 곱셈기는 $n^2-k^2$ 개의 AND 게이트와 $n^2-k^2+2k-2$개의 XOR 게이트로 구성되므로 이는 기존의 $n^2$ AND게이트, $n^2-1$ XOR 게이트의 합 $2n^2-1$에서 $2k^2-2k+1$ 만큼의 공간 복잡도가 감소된 결과이다. 시간 복잡도는 기존의 $T_A+(1+{\lceil}{\log}_2(2n-k-1){\rceil})T_X$와 같거나 $1T_X$ 큰 값을 갖는다. 최고차 항이 100에서 1000 사이의 모든 기약다항식에 대해 시간복잡도는 같거나 $1T_X(10%{\sim}12.5%$)정도 증가하는데 비해 공간 복잡도는 최대 25% 까지 감소한다.

• 한국항행학회논문지
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• 제7권2호
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• pp.141-148
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• 2003

본 논문에서는 미상 디지털 통신 신호의 심볼율을 검출하기 위한 기술들을 소개하고 그 성능을 비교해 본다. 심볼율은 delay and multiplier, square law 또는 Hilbert 변환을 이용한 방법 등의 회로를 통과한 신호의 전력스펙트럼 밀도에서 검출해 낼 수 있다. 이러한 회로들을 통과한 신호를 이산 푸리에 변환(discrete Fourier Transform) 한 결과에서 많은 스펙트럼 라인과 복수개의 피크(peak)가 검출되고 그 중 첫 번째 피크가 심볼율을 나타내는 주파수에 위치하게 된다. 만약 해당 심볼율이 아닌 다른 주파수상의 스펙트럼 라인의 값이 첫 번째 피크보다 크다면 심볼율은 잘못 검출될 것이다. 그러므로 첫 번째 피크의 값과 가장 큰 주변 스펙트럼 라인의 값의 비를 이용하여 심볼율 검출기의 성능을 비교하였다. MPSK 변조 방식에서는 -20dB 이하의 Es/N0에서는 delay and multiplier가 가장 우수한 성능을 보였고 -20dB 이상의 Es/N0에서는 Hilbert 변환 방식이 더 좋은 성능을 나타내었다. 또한 QAM 변조 방식에서 delay and multiplier 회로는 낮은 Es/N0에서는 심볼율을 검출할 수 없으며 square law 방식은 MPSK 변조 방식에서 보다 우수한 성능을 나타내었다.