• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.357-360
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• 2000

In this paper, we designed 32-Hit MAC architecture of a RISC Processor for portable terminals such as cellular telephones, personal digital assistants, notebooks, etc. In order to have minimum area with best performance, the MAC performs 32 by 8 multiplication per cycle, with early termination circuit that enables multiply cycles depend on the value of multiplier. It uses the sign bit of a partial product and two extra bits for sign extension, The MAC is modeled and simulated in RTL using VHDL. The MAC is synthesized using IDEC C-631 Cell library based on 0.6$\mu\textrm{m}$ CMOS 1-Poly 3-metal CMOS technology.

• 한국통신학회논문지
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• 제24권9A호
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• pp.1346-1353
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• 1999

본 논문은 맥파검출기의 채널에서 발생하는 상호신호간섭이나 잡음을 제거하기 위하여 비적적응필터(MADF)알고리듬을 제안한다. 이 알고리듬은 맥파가 저주파이고 매우 천천히 변하는 환경하에서 기존의 Sign알고리듬보다 유리한 성능을 가지며, 이를 이용하여 분할등화기를 구현하였다.

• 한국통신학회논문지
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• 제27권6C호
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• pp.632-639
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• 2002

고정계수를 갖는 곱셈기의 구현 시 면적과 전력소모를 줄이기 위해서 곱셈계수를 CSD(Canonic Signed Digit) 형태로 표현 할 수 있다. CSD 계수의 1 또는 -1의 위치에 따라 부분곱들을 시프트 하여 더할 때 모든 부분곱들의 부호확장이 필요하며 이로 인해 하드웨어의 오버 헤드가 증가하게된다. 본 논문에서는 부호확장 부분에서의 캐리전파를 적절히 조절함으로써 부호확장으로 인한 오버 헤드를 조절 할 수 있다는 사실을 이용하여 새로운 부호확장 오버헤드감소 방법을 제시한다. 또한 CSD 곱셈기에 적합한 고정길이 곱셈기의 구조를 제시하고 전파캐리선택 절차를 이용한 부호확장 제거방법과 결합함으로서 CSD 곱셈기를 효율적으로 구현할 수 있음을 보인다. 이 곱셈기의 응용으로서 SSB/BPSK-DS/CDMA 전송방식에 사용되는 힐버트 트랜스포머를 43탭 FIR 필터로 구현하고 기존의 compensation 벡터방법과 비교하여 nonzero 비트수에 따라 약 16∼28%의 부호확장 오버헤드를 줄일 수 있음을 보인다.

• 정보보호학회논문지
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• 제18권3호
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• pp.9-21
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• 2008

본 논문에서는 "작은 워드 크기를 사용하는 센서모트에서는 GF$(2^m)$상의 partial XOR 곱셈연산이 저전력 마이크로프로세서에 의하여 효율적으로 지원되지 않기 때문에 GF$(2^m)$에 기반을 둔 타원곡선 암호시스템의 소프트웨어 구현은 비효율적이다"라는 일반적으로 인정된 의견을 검증한다. 비록 센서모트에서 GF$(2^m)$에 기반을 둔 몇 가지의 소프트웨어 구현은 있지만, 이것들의 성능은 센서네트워크에서 사용할 만큼 충분하지 못하다. 기존 구현들의 성능 저하는 유한체 곱셈과 감산 연산에서 발생하는 중복된 메모리 접근에서 기인한다. 따라서 본 논문에서는 유한체 곱셈과 감산과정에서 발생하는 불필요한 메모리 접근을 줄일 수 있는 몇 가지 방법을 제안한다. 제안한 방법을 통하여, GF$(2^{163})$상의 유한체 곱셈과 감산의 수행시간을 각각 21.1%와 24.7% 줄일 수 있으며 이것은 Elliptic Curve Digital Signature Algorithm (ECDSA)의 sign과 verify 연산 시간을 약 $15{\sim}19%$ 단축시킬 수 있다.

• 대한수학교육학회지:수학교육학연구
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• 제19권2호
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• pp.257-271
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• 2009

확률의 독립성은 직관적으로 판단이 가능한 경우와 그렇지 못한 경우로 나뉜다. 독립성은 가정을 근거로 하여 형성된 개념이나 곱셈정리로 정의되어 개념의 확장을 불러왔다. 이러한 확장의 원인을 동시발생 사건과 양립하는 사건에 모두 허용되는 교집합 기호에 원인을 두고 이에 관한 분석이 필요하다. 본 논문은 독립성의 개념 확장 과정을 구체적으로 보여주고 동일한 기호 $P(A\cap{B})$를 사용하는 '동시발생사건'과 '양립하는 사건'의 독립성의 이중적 관점을 Pierce의 삼분법적 기호학을 사용하여 구조화하였다.

• 한국정보통신학회논문지
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• 제20권1호
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• pp.123-130
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• 2016

본 논문에서는 멀티미디어용 알고리즘을 고속으로 처리하기 위한 고성능 연산 회로를 설계하였다. 3단 파이프라인 구조로 동작하는 연산회로는 4개의 16-비트${\times}$16-비트 곱셈기의 효율적인 구성, 캐리 보존 형식 데이터에 대한 새로운 부호 확장 기법과 다수 개의 부분 곱셈 결과의 통합과정에 부호 확장을 제거하는 교정 상수 기법을 사용하여 복소수 데이터와 가변 길이 고정 소수점 데이터에 대한 38개의 연산을 처리할 수 있다. 설계한 프로세서는 45nm CMOS 공정에서 최대 동작 속도는 300 MHz이며 약 37,000 게이트로 구성되며 300 MCOPS의 연산 성능을 갖는다. 연산 프로세서는 높은 연산 속도와 응용 분야에 특화된 다양한 연산 지원으로 멀티미디어 프로세서에 효율적으로 응용 가능하다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.205-210
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• 2001

본 논문에서는 CMOS 로직과 pass-transistor logic(PTL)의 장점만을 가진 새로운 복합모드로직(Compound Mode Logic)을 제안하였다. 제안된 로직은 VLSI설계에서 중요하게 부각되고 있는 저전력, 고속 동작이 가능하며 실제로 전가산기를 설계하여 측정 한 결과 복합모드 로직의 power-delay 곱은 일반적인 CMOS로직에 비해 약 22% 개선되었다 제안한 복합모드 로직을 이용하여 고성능 32×32-bit 곱셈기를 설계 제작하였다. 본 논문의 곱셈기는 개선된 사인선택(Sign Select) Booth 인코더, 4-2 및 9-2 압축기로 구성된 데이터 압축 블록, 그리고 carry 생성 블록을 분리한 64-bit 조건 합 가산기로 구성되어 있다. 0.6um 1-poly 3-metal CMOS 공정을 이용하여 제작된 32×32-bit 곱셈기는 28,732개의 트랜지스터와 1.59×l.68 ㎜2의 면적을 가졌다. 측정 결과 32×32-bit 곱셈기의 곱셈시간은 9.8㎱ 이었으며, 3.3V 전원 전압에서 186㎽의 전력 소모를 하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 추계학술대회 논문집 학회본부 B
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• pp.778-780
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• 1999

Arithmetic unit speed depends strongly on the algorithms employed to realize the basic arithmetic operations.(add, subtract multiply, and divide) and on the logic design. Recent advances in VLSI have increased the feasibility of hardware implementation of floating point arithmetic units and microprocessors require a powerful floating-point processing unit as a standard option. This paper describes the design of floating-point multiplier for IEEE 754-1985 Single-Precision operation. Booth encoding algorithm method to reduce partial products and a Wallace tree of 4-2 CSA is adopted in fraction multiplication part to generate the $32{\times}32$ single-precision product. New scheme of rounding and sticky-bit generation is adopted to reduce area and timing. Also there is a true sign generator in this design. This multiplier have been implemented in a ALTERA FLEX EPF10K70RC240-4.

• Journal of Information Processing Systems
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• 제8권1호
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• pp.145-158
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• 2012

Hyperelliptic Curve Cryptosystem (HECC) is well suited for all kinds of embedded processor architectures, where resources such as storage, time, or power are constrained due to short operand sizes. We can construct genus 3 HECC on 54-bit finite fields in order to achieve the same security level as 160-bit ECC or 1024-bit RSA due to the algebraic structure of Hyperelliptic Curve. This paper explores various possible attacks to the discrete logarithm in the Jacobian of a Hyperelliptic Curve (HEC) and addition and doubling of the divisor using explicit formula to speed up the scalar multiplication. Our aim is to develop a cryptosystem that can sign and authenticate documents and encrypt / decrypt messages efficiently for constrained devices in wireless networks. The performance of our proposed cryptosystem is comparable with that of ECC and the security analysis shows that it can resist the major attacks in wireless networks.

• 전자공학회논문지D
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• 제35D권10호
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• pp.107-115
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• 1998

피승수와 승수의 부호에 상관없이 빠른 이진곱셈을 수행할 수 있는 효과적인 방법으로서 Booth 알고리즘의 승수 비트-쌍 재코딩 알고리즘을 사용한다. 본 연구에서는 승수 비트-쌍 재코딩 알고리즘을 광특성에 적합하도록 변형 발전시킨 광곱셈 알고리즘과 기호치환 가산기로 구성된 고속의 광곱셈기의 구현을 제안한다. 특히, 기호치환 가산규칙을 듀얼-레일 논리로 부호화해서 이 논리의 보수가 언제나 존재하기 때문에 기호치환 가산기에서 이 논리의 보수가 시프트연산에 의해 쉽게 구할 수 있게 했다. 또한 시프트된 두 영상을 직렬 연결하여 중첩시키므로서 중첩영상을 얻고, 이 중첩영상을 마스크로 보내 기준영상을 인식하는 기호치환 시스템을 구성한다. 따라서 광곱셈기의 수동광소자의 수와 시스템의 크기를 줄여서 일반적인 광시스템과 비교하여 작은 시스템으로 구현한다.