• 대한전자공학회논문지
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• 제27권12호
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• pp.1878-1888
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• 1990

In this paper, the input-output interconnection method of the multi-valued signal processing circuit using perfect Shuffle technique and Kronecker product is discussed. Using this method, the design method of circuit of the multi-valued Reed-Muller expansions(MRME) to be used the multi-valued signal processing on finite field GF(p**m) is presented. The proposed input-output interconnection method is shown that the matrix transform is efficient and that the module structure is easy. The circuit design of MRME on FG(p**m) is realized following as` 1) contructing the baisc gates on GF(3) by CMOS T gate, 2) designing the basic cells to be implemented the transform and inverse transform matrix of MRME using these basic gates, 3) interconnecting these cells by the input-output interconnecting method of the multivalued signal processing circuits. Also, the circuit design of the multi-valued signal processing function on GF(3\ulcorner similar to Winograd algorithm of 3x3 array of DFT (discrete fourier transform) is realized by interconnection of Perfect Shuffle technique and Kronecker product. The presented multi-valued signal processing circuits that are simple and regular for wire routing and posses the properties of concurrency and modularity are suitable for VLSI.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2002년도 춘계학술대회 및 임시총회
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• pp.241-244
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• 2002

본 논문은 다치(MVL : Multiple Valued Logic) 신경망의 BP 알고리즘을 이용하여 패턴 인식에 응용하는 방법을 제안한다. 패턴처리에 필요한 원 패턴에 대한 물체 농도의 특징을 추출하고, 물체 농도의 특징을 다치로 사상시킨다. 또한 다치 신경망을 이용하여 원 패턴을 학습을 시킨 다음, 노이즈 패턴을 제거하여 원 패턴에 근접한 패턴을 인식하게 되므로, 패턴에 필요한 시간 및 기억 공간을 최소화할 수 있다.

• 전기전자학회논문지
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• 제8권1호
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• pp.33-38
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• 2004

다치 논리 패스 게이트는 다치 논리를 구성하기 위한 중요한 소자이다. 본 논문에서는, 뉴런 $MOS({\nu}MOS)$ 임계 게이트를 갖는 2중 패스-트랜지스터 논리를 이용하여 4치 MIN(QMIN)/negated MIN(QNMIN) 게이트 그리고 4치 MAX(QMAX)/negated MAX(QNMAX) 게이트를 설계하였다. DPL은 입력 캐패시턴스의 증가 없이 게이트 속도를 향상 시켰다. 또한 대칭 배열과 2중 전송 특성을 갖는다. 임계 게이트는 ${\nu}MOS$ 다운 리터럴 회로(DLC)로 구성 된다. 제안된 게이트는 다양한 다치 임계 전압을 실현할 수 있다. 본 논문에서, 회로는 3V의 전원 전압을 사용하였고 0.35um N-Well 2-poly 4-metal CMOS 공정의 파라메터를 사용하였으며 모든 모의 실험은 HSPICE를 이용하였다.

• 대한전자공학회논문지
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• 제23권4호
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• pp.460-465
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• 1986

In this paper, a method for constructing of the sequential multiple-valued logic circuits over Galois field GF(px) is proposed. First, we derive the Talyor series over Galois field and the unique matrices which accords with the number of the element over the finite field, and we constdruct sequential multiple-valued logic circuits using these matrices. Computational procedure for traditional polynomial expansion can be reduced by using this method. Also, single and multi-input circuits can be easily implemented.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2002년도 ICCAS
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• pp.89.4-89
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• 2002

$\textbullet$ Field Programmable Gate Array $\textbullet$ flexible hardware $\textbullet$ neural network $\textbullet$ determinism learning $\textbullet$ multi-valued logic $\textbullet$ disjunctive normal form $\textbullet$ multi-dimensional exclusive OR

• 전기학회논문지P
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• 제62권2호
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• pp.84-89
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• 2013

In this paper, we propose interface circuits for reducing power consumption and EMI when sequences of data from LCD controller to LCD driver IC by transmitting two bit data during one clock period. The proposed circuits are operated in current mode, which is different from conventional voltage-mode signaling techniques, and also employ threshold technique of Modified-LVDS(Low Voltage Differential Signaling) method. We have simulated the proposed circuits using H-SPICE tool for performance analysis of the proposed method. The simulation results show that the proposed circuits provide a faster transmission speed and stronger noise immunity than the conventional LVDS circuits. It might be suitable for the real-time transmission of huge image data in LCD system.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1988년도 전기.전자공학 학술대회 논문집
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• pp.278-281
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• 1988

This paper realizes the multi-output truncated difference circuits using current mode CMOS, and presents the algorithm designing multi - valued logic functions of a given multivalued truth tables. This algorithm divides the discrete valued functions and the interval functions, and transforms them into the truncated difference functions. The transformed functions are realized by current mode CMOS. The technique presented here is applied to MOD4 addition circuit and GF(4) multiplication circuit.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.104-112
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• 2007

본 논문에서는 저온 다결정 실리콘 공정에서 얻어지는 박막트랜지스터를 이용하여 $7{\times}7$ 병렬처리 곱셈기를 설계하였다. 7개의 부분곱은 Folding 회로를 기본으로 설계된 다치 논리 회로(7-3 Compressor)와 3-2 Compressor를 통해 2비트로 출력되어 Carry Propagating Adder로 전달되는 구조를 통해 Carry전달 지연을 최소화하여 연산속도를 향상시켰다. 그리고 전류모드로 동작하는 곱셈기에서 사용되는 전류원을 부분적으로 차단함으로써 전력소모를 감소시켰다. HSPICE 시뮬레이션 과정을 통해 제안된 곱셈기는 Wallace Tree 곱셈기에 비해 PDP(Power Delay Product)가 23%, EDP(Energy Delay Product)가 59%, 연산 속도가 47% 향상됨을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.675-676
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• 2013

본 논문에서는 TDBM과 CMTEDD를 사용하여 다중출력조합디지털논리시스템 설계방법의 한가지를 제안하였다. 또한, CBDD와 CMTEDD를 기반으로 최종 조합디지털논리시스템 구성을 멀티플렉서를 사용하여 구현하였다. 제안한 방법은 기존의 방법에 비해 모듈사이의 내부결선을 효과적으로 줄일 수 있으며 입력변수의 쌍과 출력함수의 쌍에 의해 게이트 수를 줄일 수 있는 장점이 있다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2004년도 춘계학술대회 학술발표 논문집 제14권 제1호
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• pp.506-509
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• 2004

생물과 같이 외부 환경의 변화에 적응하는 능력을 갖도록 하기 위한 시스템을 다치오토마타를 사용하여 모델화하고 이들에 대하여 도태, 교배, 돌연변이 둥의 유전적 조작을 반복함 적용에 의해 유한 상태 전이 과정을 해석하고 응용할 수 있는 방법을 제안한다. 이러한 해석과 방법에 대한 모델을 기초로 자기 갱신할 수 있는 자율 오토마타와 환경에 적응할 수 있는 적응 오토마타를 실현하는 기초 단계로 적용할 수 있는 가능성을 제안한다.