• 대한전자공학회논문지SD
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• 제39권4호
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• pp.104-111
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• 2002

본 논문에서는 multi-view 영상 디코딩 알고리듬을 구현하는 디코더의 구조를 제안하였다. 현재까지 multi-view 영상 처리를 위한 하드웨어 구조에 관한 연구는 이루어지지 않았다. 제안한 multi-view) 영상디코더는 3 단계 파이프라인 방식으로 동작하며, 매 클럭마다 디코드된 영상의 화소 값을 추출한다. Multi-view 영상 디코더는 3 부분으로 구성된다. 노드의 값을 반복적으로 전송하는 Node Selector, 4개의 노드 값으로부터 각 화소의 값을 추출하는 Depth Extractor와 주어진 시점과 화소의 깊이 값으로부터 영상평면에 투영되는 위치를 생성하는 Affine Transformer로 구성되어 있다. 제안된 구조는 MAX+PLUS II 설계 툴로 설계되었고 시뮬레이션을 수행하였으며, 동작 주파수는 30㎒이다. 제안된 구조를 갖는 디코더로 영상을 실시간으로 복원할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.890-893
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• 2008

In this paper, we present a low complexity modified multi-level sphere decoder (SD) for multiple-input multiple-output (MIMO) systems employing quadrature amplitude modulation (QAM) signals. The proposed decoder, exploiting the multi-level structure of the QAM signal scheme, first decomposes the high-level constellation into low-level 4-QAM constellations, so-called sub-constellations. Then, it deploys SD in the sub-constellations in parallel. In addition, in the searching stage, it uses the optimal low-complexity sort method. Computer simulation results show that the proposed decoder can provide near optimal maximum-likelihood (ML) performance while it significantly reduces the computational load.

• 한국통신학회논문지
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• 제31권8A호
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• pp.775-783
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• 2006

이 논문에서는 다중 사용자 환경에서 MIMO(Multi-Input Multi-Out)-OFDM(Orthogonal Frequency Division Multiplexing)시스템의 성능 향상을 위해 빔 형성기와 결합된 space-time decoder를 가진 새로운 시스템 구조와 이 구조에 적합한 적응 빔 형성기법을 제안한다. MIMO-OFDM시스템에서 Nr 개의 안테나를 가진 수신기에 송신안테나 수(Nt)와 동일한 수의 빔 형성기를 설치함으로서 이 빔 형성기에 의해 CCI(cochannel interference)가 제거된 Nt개의 신호들이 출력되고 출력된 신호들은 space-time decoding 되어 diversity 이득을 얻을 수 있다. 따라서 CCI가 있는 다중 사용자 환경에서 제안된 MIMO-OFDM 시스템의 성능은 크게 향상된다. MIMO-OFDM 시스템에 제안된 적응 빔 형성기법과 결합된 S-T coding기법을 적용할 경우 수렴특성과 성능 개선 효과를 모의 실험을 통하여 확인한다.

• 디지털산업정보학회논문지
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• 제15권4호
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• pp.85-92
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• 2019

This paper presents a SDR-based Long Term Evolution Advanced (LTE-A) Physical Downlink Shared Channel (PDSCH) decoder using a multicore Digital Signal Processor (DSP). For decoder implementation, multicore DSP TMS320C6670 is used, which provides various hardware accelerators such as turbo decoder, fast Fourier transformer and Bit Rate Coprocessors. The TMS320C6670 is a DSP specialized in implementing base station platforms and is not an optimized platform for implementing mobile terminal platform. Accordingly, in this paper, the hardware accelerator was changed to the terminal implementation to implement the LTE-A PDSCH decoder supporting the multi-antenna and the functions not provided by the hardware accelerator were implemented through core programming. Also pipeline using multicore was implemented to meet the transmission time interval. To confirm the feasibility of the proposed implementation, we verified the real-time decoding capability of the PDSCH decoder implemented using the LTE-A Reference Measurement Channel (RMC) waveform about transmission mode 2 and 3.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.90-97
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• 2006

본 논문에서는 Multi-band OFDM(MB-OFDM) 시스템에 적합한 고속 연판정 비터비 디코더의 효율적인 하드웨어 구조에 대해서 제시한다. MB-OFDM 시스템은 최대 480Mbps의 데이터 속도를 처리해야 하고 시스템 클럭으로 528MHz가 제공되기 때문에, 설계의 신뢰도를 향상시키기 위해 병렬처리 구조를 사용한다. 따라서, 비터비 디코더도 여러 개의 데이터를 동시에 처리하는 병렬처리 구조를 지원해야 하며, 또한 고속의 데이터를 처리하기 위한 하드웨어 구조를 사용해야 한다. 본 논문에서는 4-way 병렬처리에 적합하면서도 동시에 하드웨어 부담을 최소화할 수 있는 비터비 디코더의 하드웨어 구조를 제시한다. 이를 위해, 비터비 디코더의 핵심 기능블록이라 할 수 있는 ACS의 다양한 구조를 비교 및 분석하고 하드웨어와 동작속도 측면에서 가장 적합한 구조를 찾아내도록 한다. 최적의 하드웨어 구조로 설계된 비터비 디코더는 Verilog HDL로 설계 및 검증되었으며, 하드웨어 복잡도 및 동작속도 측정을 위해 TSMC 0.13um 공정으로 합성되었다. 합성결과, 제시된 구조는 약 280K 게이트로 구성되었으며 MB-OFDM 시스템이 요구하는 동작 주파수내에서 동작함을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.465-472
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• 2013

This paper presents a low-complexity triple-error-correcting parallel Bose-Chaudhuri-Hocquenghem (BCH) decoder architecture and its efficient design techniques. A novel modified step-by-step (m-SBS) decoding algorithm, which significantly reduces computational complexity, is proposed for the parallel BCH decoder. In addition, a determinant calculator and a error locator are proposed to reduce hardware complexity. Specifically, a sharing syndrome factor calculator and a self-error detection scheme are proposed. The multi-channel multi-parallel BCH decoder using the proposed m-SBS algorithm and design techniques have considerably less hardware complexity and latency than those using a conventional algorithms. For a 16-channel 4-parallel (1020, 990) BCH decoder over GF($2^{12}$), the proposed design can lead to a reduction in complexity of at least 23 % compared to conventional architecttures.

• 전기학회논문지
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• 제58권5호
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• pp.1035-1040
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• 2009

We propose a new encoder/decoders based on an tune able wavelength converter(TWC) and an arrayed waveguide grating(AWG) router for large capacity optical CDMA networks. The proposed encoder/decoder treats codewords of wavelength/time 2-D code simultaneously using the dynamic code allocation property of the TWC and the cyclic property of the AWG router, and multiple subscribers can share the encoder/decoder in networks. Feasibility of the structure of the proposed encoder/decoder for dynamic code allocation is tested through simulations using two wavelength/time 2-D codes, which are the generalized multi-wavelength prime code(GMWPC) and the generalized multi-wavelength Reed-Solomon code(GMWRSC). Test results show that the proposed encoder/decoder can increase the channel efficiency not only by increasing the number of simultaneous users without any multiple-access interference but by using a relatively short length CDMA codes.

• 방송공학회논문지
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• 제20권6호
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• pp.963-966
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• 2015

본 논문에서는 최신 압축 표준인 HEVC(High Efficiency Video Coding)를 포함한 다양한 비디오 압축 표준을 처리할 수 있는 프로그래머블 멀티 포맷 복호기(Multi-Format video Decoder: MFD)를 제안한다. 제안한 MFD는 DTV(Digital Tele-Vision) SoC(System on Chip)에 필요한 고사양의 FHD(Full High Definition) 비디오 복호기를 목표로 하였다. 다양한 동영상 압축 표준과 방대한 연산 능력을 지원하기 위하여 제안된 플랫폼에서는 재구성형 프로세서(reconfigurable processor)와 하드웨어 가속기의 하이브리드 구조를 사용하였다. 실험결과 HEVC로 압축된 초당 30장의 FHD 영상을 300MHz에서 디코딩 가능함을 확인하였다.

• 한국정보통신학회논문지
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• 제19권10호
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• pp.2367-2372
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• 2015

탁월한 에러 정정 능력으로 인해 최근 통신 표준에서 많이 채택되고 있는 low-density parity-check(LDPC) 코드중, quasi-cyclic LDPC(QC-LDPC) 코드는 복호기 복잡도가 비교적 낮아서 많이 사용되고 있다. QC-LDPC 코드의 복호기 설계에 있어서 중요한 블록 중 하나가 여러 가지 크기의 rotation을 수행할 수 있는 multi-size circular shifter(MSCS)이다. MSCS의 여러 구현 방법 중 많이 사용되는 Benes 네트워크는 일반적인 MSCS 동작에는 효율적이나 rotation 크기 등의 특징을 이용할 수 없는 단점이 있다. 이 논문에서는 Benes 네트워크의 제어 신호 생성을 수정하여서 rotation 크기 특징을 이용할 수 있는 방법을 제시한다. 제안된 제어 신호 생성법을 IEEE 802.16e WiMAX 표준의 QC-LDPC 코드 복호기에 적용하여, MUX의 개수를 줄이고 지연 시간을 단축하였다.

• 한국정보통신학회논문지
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• 제19권8호
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• pp.1839-1844
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• 2015

Low-density parity-check(LDPC) 코드는 우수한 에러 정정 능력으로 인해 점점 많은 통신 표준에서 채택되고 있으며 그 중 구현이 용이한 quasi-cyclic LDPC(QC-LDPC)가 많이 사용되고 있다. QC-LDPC 복호기에서는 데이터들을 rotation할 수 있는 cyclic-shifter가 필요하며, 이 cyclic-shifter는 다양한 크기의 rotation을 수행할 수 있어야 한다. 이러한 cyclic-shifter를 multi-size circular shifter(MSCS)라고 부르며, 이 논문에서는 MSCS를 적은 면적으로 구현한 구조를 제안한다. 기존의 직렬로 배치된 barrel-rotator 구조에서 rotation의 성질을 이용하여 필요 없는 멀티플렉서를 가려내고 이들을 제거함으로써 저면적을 구현하였다. 실험 결과 면적을 약 12% 줄일 수 있었다.