• 한국항행학회논문지
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• 제11권4호
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• pp.408-414
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• 2007

마이크로 센서 소자와 무선 네트워크 기술의 발전으로 인하여 에너지 효율적이고 저가격의 무선 센서 노드의 개발이 가능하게 되었다. 본 논문에서는 낮은 전력 소모와 우수한 BER(Bit Error Rate) 성능을 위해 FEC 기술을 적용한 FSK 모뎀 기반의 멀티 홉 무선 센서 네트워크를 제안한다. FEC 기술은 부호화 및 복호화를 위한 추가의 전력을 필요로 하며 센서 노드안에 구현하기 위한 복잡한 기능을 필요로 한다. 성능 평가를 위하여 본 논문에서는 채널 파라미터, 홉의 수, 전송 비트의 수, 노드사이의 거리를 함수로 하여 수신된 비트 및 부호어의 확률을 계산하였다.

• 대한전자공학회논문지
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• 제24권2호
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• pp.315-323
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• 1987

Generally, general-purpose image processing system is so expensive that not so many users easily can access the system. In this paper attemps have been made to design and describe a general and economical image processing system for real-time aplications such as image data compression, pattern recognition and target tracking. The system comprises an operator console, image data acquisition/display sistem and IBM PC/XT. The system also utilizes a high speed Fairchild 16-bit microprocessor with ALU speed of 375 nsec for system control, algrithm execution and user computation. The system also can digitize /display a 256x 256x 8 bit image in real time and store two frames of images. All image pixels are directly accessible by the microprocessor for fast and efficient computation. Some experimental and illustrative results such as target tracking are presented to show the efficient performance of the system.

• 한국시뮬레이션학회논문지
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• 제11권2호
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• pp.17-29
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• 2002

There is an increasing interest in high-performance A/D(Analog-to-Digital) converters for use in integrated analog and digital mixed processing systems. Pipeline A/D converter architectures coupled with BiCMOS process technology have the potential for realizing monolithic high-speed and high-accuracy A/D converters. In this paper, the design of 12bit pipeline BiCMOS A/D converter presented. A BiCMOS operational amplifier and comparator suitable for use in the pipeline A/D converter. Test/simulation results of the circuit blocks and the converter system are presented. The main features is low distortion track-and-hold with 0-300MHz input bandwidth, and a proprietary 12bit multi-stage quantizer. Measured value is DNL=${\pm}$0.30LSB, INL=${\pm}$0.52LSB, SNR=66dBFS and SFDR=74dBc at Fin=24.5MHz. Also Fabricated on 0.8um BiCMOS process.

• 대한전자공학회논문지TE
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• 제39권4호
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• pp.395-402
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• 2002

기존의 전화망(PSTN)을 이용하여 고속 데이터 통신을 가능하게 하는 ADSL은 여러 종류의 변복조 방식을 갖고 있다. 이 중 대표적으로 CAP(Carrierless Amplitude Phase)와 DMT(Discrete MultiTone) 방식이 사용되며, 특히 성능이 더 우수한 DMT 방식이 복잡하다는 단점에도 불구하고 점차 우세해지고 있는 상황이다. DWT 변조 방식은 전송채널을 좁은 대역을 갖는 256개의 부채널로 분할함으로써 거리에 따른 감쇄와 잡음에 대한 적응력을 높인 변조 방식이다. 이 경우 각각의 부채널에 신호대 잡음비(SNR : Signal-to-Noise Ratio)에 따라 비트수를 할당하는 방식이 비트 오류율(BER : Bit Error Rate)과 데이터 속도를 결정하는 주요한 요인이 된다. 그러므로 전체 에너지와 전체 목표 비트수 그리고 BER의 임계값을 어떻게 설정하느냐에 따라 다양한 할당 방식이 제안될 수 있다. 그런데 기존에 발표된 비트 할당 방식은 대부분 정렬과정을 실행하도록 하고 있어 처리속도가 지연되는 단점이 있다. 본 논문에서는 수식과정의 반복을 줄이고 정렬과정을 생략한 새로운 비트 할당 방식을 제안하였다. 할당표(Look-UP Table)를 사용하고 전체 목표 비트수에 도달하기 위해 추가 할당되는 비트수를 단일 수식으로 적용함으로써 처리 속도를 크게 개선하였다. 새로 제안된 방식과 기존 방식을 비교함으로서 다양한 적용 환경에 따른 최적의 비트 할당 방식이 가능하다는 것을 시뮬레이션 결과를 통하여 제시하였다.

• 한국통신학회논문지
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• 제35권9C호
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• pp.721-728
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• 2010

재귀적 구조의 SPCPC (single parity check product code)인 CAMC (constant amplitude multi-code) 는 반복적 복호를 행할 때 SPCPC에 비하여 오류 정정 성능이 우수하다. 본 논문에서는 대역확산 신호인 CAMC의 처리 이득이 성능 향상에 미치는 영향을 분석한다. 일반적인 곱 부호에서는 반복적 복호로 오류 정정 과정이 종료되지만, CAMC 는 반복적 복호 후의 역확산 과정에서 추가적으로 오류가 정정된다. 잔존하는 비트 오류의 수가 ($\sqrt{N}/2-1$)개 이하인 경우에는 (N은 코드워드의 길이), 역확산 과정에서 그 오류들은 모두 정정된다. 반복적 복호에서 EI (extrinsic information)의 분포 형태를 관찰한 결과, 초기의 EI 분포는 대체로 랜덤하나, 몇 회의 iteration 후에는 ($-E_{max}$) 혹은 ($+E_{max}$)의 이진 값으로 수렴한다. EI의 분포가 오류 정정의 진행 사항을 반영하는 점을 이용하는 iteration 제어 방법을 실험한 결과 Eb/No 에서 약 0.2 dB의 이득을 얻었다.

• 한국통신학회논문지
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• 제33권4A호
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• pp.426-433
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• 2008

In this paper, we present a method to improve the performance of the four transmit antenna quasi-orthogonal space-time block code (STBC) in the coded system. For the four transmit antenna case, the quasi-orthogonal STBC consists of two symbol groups which are orthogonal to each other, but intra group symbols are not. In uncoded system with the matched filter detection, constellation rotation can improve the performance. However, in coded systems, its gain is absorbed by the coding gain especially for lower rate code. We propose an iterative decoding method to improve the performance of quasi-orthogonal codes in coded systems. With conventional quasi-orthogonal STBC detection, the joint ML detection can be improved by iterative processing between the demapper and the decoder. Simulation results shows that the performance improvement is about 2dB at 1% frame error rate.

• ETRI Journal
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• 제40권5호
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• pp.677-686
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• 2018

A novel data hiding technique based on modified histogram shifting that incorporates multi-bit secret data hiding is proposed. The proposed technique divides the image pixel values into embeddable and nonembeddable pixel values. Embeddable pixel values are those that are within a specified limit interval surrounding the peak value of an image. The limit interval is calculated from the number of secret bits to be embedded into each embeddable pixel value. The embedded secret bits can be perfectly extracted from the stego image at the receiver side without any overhead bits. From the simulation, it is found that the proposed technique produces a better quality stego image compared to other data hiding techniques, for the same embedding rate. Since the proposed technique only embeds the secret bits in a limited number of pixel values, the change in the visual quality of the stego image is negligible when compared to other data hiding techniques.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(1)
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• pp.145-148
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• 2000

This paper presents the performance of a GHICW(Group-wise Hybrid Interference Cancellation scheme based on Wiener filtering) receiver for the multi-rate DS-CDMA system. Our scheme has a small processing delay and a simple hardware complexity compared to ordinary interference cancellation schemes by grouping users with the same date rate. The performance improvement of the low rate user is obtained by using a Wiener filter which precisely estimates the high rate users' bit.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.57-62
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• 2011

본 논문에서는 H.264, MPEG-2, MPEG-4, AVS, VC-1 코덱 표준의 가변 길이 복호화와 역 영자화가 가능한 MF-VLD(Multi-Format Variable Length Decoder)의 효율적인 구조에 대한 설계 방법을 제안 한다. 제안하는 MF-VLD는 MPSOC(Multiprocessor System on Chip)에 적합한 구조로 설계되었으며, 역 양자화된 데이터에 대해서 bit-plane알고리즘을 적용하여 AHB 버스의 폭을 줄였고, 내부 메모리의 사용량을 최소화 하기 위해 외부 SDRAM을 사용하였다. 또한, 코덱의 가변길이 복호화 모듈을 분리 가능한 구조로 설계하여 상황에 따라 가변길이 복호화 모듈에 대한 추가 및 제거가 용이 하도록 하였다. 설계된 MF-VLD는 0.18 ${\mu}m$ 공정에서 200 MHz의 속도로 동작하며, 사이즈는 약 657 K 게이트 이고, 사용되는 메모리는 약 27K 바이트 이다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2001년도 하계 학술대회 논문집(KISPS SUMMER CONFERENCE 2001
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• pp.9-12
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• 2001

DS/CDMA 시스템에서는 여러 채널의 신호를 더하여 전송하는 경우 신호의 레벨 수가 증가하여 높은 선형성의 전력증폭기의 사용이 요구된다. 펄스폭변조(Pulse Width: PW)/CDMA 시스템은 여러 채널의 데이터가 더해져서 만들어진 멀티레벨 신호를 펄스폭 변조를 하여 전송하는 방식으로, 신호의 레벨이 binary 형태로 유지되어 전력증폭기의 변복조 회로가 단순해지는 장점이 있다. 본 논문에서는 AWGN 잡음환경 하에서 PW/CDMA 시스템의 비트오율 특성을 해석적으로 유도하여 DS/CDMA 시스템과 비교하였으며, 유도한 결과를 시뮬레이션을 통하여 확인하였다.