• 항공우주기술
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• 제11권2호
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• pp.171-181
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• 2012

항공관제시스템을 구성하는 하부 시스템중 하나인 감시자료처리시스템(SDP, Surveillance Data Processor)은 항공 감시 레이더 등 다양한 감시 센서로부터 감시자료를 전달 받아 항공기의 항적을 추적하는 시스템으로서, SDP의 항적 추적 성능은 항공기의 안전 운항에 직접적인 영향을 미친다. 따라서 개발과정에서 SDP의 요구 성능에 대한 검증은 필수적이며, 특히 대표적인 다중 센서 다중 타겟 추적(Multi-Sensor Multi-Target Tracking)시스템으로서 다양한 타겟 추적 방법이 존재함에 따라 정량적인 추적 정확도 성능 평가가 중요하게 여겨지고 있다. 본 연구에서는 현재 한국항공우주연구원에서 개발 중인 SDP의 항적 추적 성능 검증을 위한 요구 성능 정의, 테스트 환경 구축, 테스트 결과에 대해 정리하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.791-794
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• 2003

The increasing computational capability of processors is driving the need for high bandwidth links to communicate and store the information that is processed. Such links are often an important part of multi processor interconnection, processor-to-memory interfaces and Serial-network interfaces. This paper describes a 0.11-${\mu}{\textrm}{m}$ CMOS 4 Gbp s/pin 3-Level transceiver using RSL/(Rambus Signaling Logic) for high bandwidth. This system which uses a high-gain windowed integrating receiver with wide common-mode range which was designed in order to improve SNR when operating with the smaller input overdrive of 3-Level. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by low pass effects of channel, process-limited on-chip clock frequency, and serial link distance. In order to detect the transmited 4Gbps/pin with 3-Level data sucessfully ,the receiver is designed using 3-stage sense amplifier. The proposed transceiver employes multi-level signaling (3-Level Pulse Amplitude Modulation) using clock multi phase, double data rate and Prbs patten generator. The transceiver shows data rate of 3.2 ~ 4.0 Gbps/pin with a 1GHz internal clock.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1988년도 한국자동제어학술회의논문집(국내학술편); 한국전력공사연수원, 서울; 21-22 Oct. 1988
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• pp.507-510
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• 1988

The main subject of this paper is the development of new ROBOT CONTROLLER, which can support MULTI-TASKING and MULTI-ROBOT functions. The system consists of various kinds of CPU modules according to their independent jobs. Acceleration and Deceleration profile is given in order to achieve the smooth robot motion and high cycle time. Further the communication capacity should be upgraded to meet the various kinds of peripheral PA devices.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1985년도 추계학술발표회 논문집
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• pp.129-133
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• 1985

• 한국멀티미디어학회논문지
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• 제1권2호
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• pp.154-161
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• 1998

본 연구에서는 영상 데이터를 실시간으로 처리하기 위해 병렬처리기 및 병렬 기억장치 구조를 제안하였으며, 많은 영상 데이터 중에서 문화재 영상을 대상으로 하였다. 기존의 영상 인식 및 검색 알고리즘은 병렬화하기에 적합하지 않아서 병렬화 가능한 알고리즘을 제안하였고, 제안된 알고리즘을 부분적으로 병렬화하고, 적합한 병렬 기억장치 및 병렬처리기 구조를 제안한 다음 CADENCE사의 모의실험 패키지인 Verilog-XL을 이용해서 모의실험 하였다. 그 결과 81배의 속도향상을 볼 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제21권1호
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• pp.99-105
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• 2021

오늘날 멀티코어 프로세서, 시스템 반도체, 그래픽처리장치를 막론하고 그것을 구성하는 기본 단위 또는 필수적으로 투입되는 CPU의 기본단위는 수퍼스칼라 프로세서이다. 따라서, 고성능의 비순차실행 수퍼스칼라 프로세서가 채택되어야만 위에서 거론된 시스템의 성능을 극대화할 수 있다. 수퍼스칼라 프로세서는 완전한 파이프라인 방식으로 재배열버퍼와 예약스테이션을 이용하여 명령어를 동적 스케줄링 함으로써, 매 싸이클 당 복수 개의 명령어를 인출, 발행, 실행 및 기록한다. 본 논문에서는 예측실행 기능이 있는 완전한 파이프라인 방식의 비순차실행 수퍼스칼라 프로세서를 VHDL로 설계하고, GHDL로 검증하였다. 모의실험 결과, ARM 명령어로 구성된 프로그램에 대한 연산을 성공적으로 수행할 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.101-109
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• 2017

This paper presents a high-throughput low-complexity 512-point eight-parallel mixed-radix multipath delay feedback (MDF) fast Fourier transform (FFT) processor architecture for orthogonal frequency division multiplexing (OFDM) applications. To decrease the number of twiddle factor (TF) multiplications, a mixed-radix $2^4/2^3$ FFT algorithm is adopted. Moreover, a dual-path shared canonical signed digit (CSD) complex constant multiplier using a multi-layer scheme is proposed for reducing the hardware complexity of the TF multiplication. The proposed FFT processor is implemented using TSMC 90-nm CMOS technology. The synthesis results demonstrate that the proposed FFT processor can lead to a 16% reduction in hardware complexity and higher throughput compared to conventional architectures.

• Journal of Advanced Marine Engineering and Technology
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• 제30권2호
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• pp.311-318
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• 2006

In this study, the performance tests for single and dual micro processor configurations are performed to investigate how the accelerated OpenGL components and applications are dependent on processor configurations. At present, many major providers of the engineering graphics workstations have recommended that multiprocessors are better than single processor. However, we confirmed that the single processor configuration is more faster and more effective than competitive configurations and suggested the economic method to improve the performance of the engineering graphics workstations.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 추계학술발표대회
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• pp.42-45
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• 2012

A network processor (NP) is an application-specific instruction-set processor for fast and efficient packet processing. There are many issues in compiler's code generation and optimization due to NP's hardware constraints and special hardware support. In this paper, we describe in detail how to resolve the issues. Our compiler was developed on LLVM 3.0 and the NP target was our in-house network processor which consists of 32 64-bit RISC processors and supports multi-context with special hardware structures. Our compiler incurs only 9.36% code size overhead over hand-written code while satisfying QoS, and the generated code was tested on a real packet processing hardware, called S20 for code verification and performance evaluation.

• 한국음향학회지
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• 제40권5호
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• pp.523-529
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• 2021

본 논문에서는 감정 마크업을 포함하는 Speech Synthesis Markup Language(SSML) 처리기를 설계하고 개발하였다. 다양한 음색과 감정 표현이 가능한 음성합성 기술이 개발되고 있으며 다양한 음색 및 감정 음성합성의 응용 확대를 위하여 표준화된 음성 인터페이스 마크업 언어인 SSML을 감정 표현이 가능하도록 확장한 감정 SSML(Emotional SSML)을 설계하였다. 감정 SSML 처리기는 그래픽 사용자 인터페이스로 손쉽게 음색 및 감정을 원하는 텍스트 부분에 표시할 수 있는 다음색 감정 텍스트 편집기, 편집 결과를 감정 SSML 문서로 생성하는 감정 SSML 문서 생성기, 생성된 감정 SSML 문서를 파싱하는 감정 SSML 파서, 감정 SSML 파서의 결과인 다음색 감정 합성 시퀀스를 기반으로 합성기와 연동하여 음성 스트림의 합성 을 제어하는 시퀀서로 구성된다. 본 논문에서 개발한 다음색 감정합성을 위한 감정 SSML 처리기는 프로그래밍 언어 및 플랫폼 독립적인 개방형 표준인 SSML을 기반으로 하여 다양한 음성합성 엔진에 쉽게 연동할 수 있는 구조를 가지며 다양한 음색과 감정 음성합성이 필요한 다양한 응용 개발에 활용될 것으로 기대한다.