• 반도체디스플레이기술학회지
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• 제3권3호
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• pp.31-35
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• 2004

A blue light emitting diode with 8 periods InGaN/GaN multi-quantum well structure grown by metal-organic chemical vapor deposition was fabricated with the inclusion of the metal-interconnection process in order to integrate the chips for light lamp. The quantum well structure provides the blue light photoluminescence peaked at 479.2 nm at room temperature. As decreasing the temperature to 20 K, the main peak was shifted to 469.7 nm and a minor peak at 441.9 nm appeared indicating the quantum dot formation in quantum wells. The current-voltage measurement for the fabricated LED chips shows that the metal-interconnection provides good current path with ohmic resistance of 41 $\Omega$.

• 반도체디스플레이기술학회지
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• 제4권3호
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• pp.17-22
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• 2005

LED lamp was designed by the serial-parallel integration of LED chips in metal-interconnection. The 7 $4.5{\times}4.5\;in^{2}$ masks were designed with the contact type of chrome-no mirror?dark. The white epitaxial thin film was grown by metal-organic chemical vapor deposition. The active layers were consisted with the serial order of multi-quantum wells for blue, green and red lights. The fabricated LED chip showed the electroluminescence peaked at 450, 560 and 600 nm. For the current injection of 20 mA, the operating voltage was measured to 4.25 V and the optical emission power was obtained to 0.7 $\mu$W.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.793-796
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• 2005

In this paper, we propose a method which can improve uniformity of a miniaturized electron beam array for inspection of very small pattern with high speed using vertical interconnection. This method enables the individual control of columns so that it can reduce the deviation of beam current, beam size, scan range and so on. The test device that used vertical interconnection method was fabricated by multiple wafer bonding and metal reflow. Two silicon and one glass wafers were bonded and metal interconnection by melting of electroplated AuSn was performed. The contact resistance was under $10{\Omega}$.

• Korean Chemical Engineering Research
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• 제52권1호
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• pp.26-39
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• 2014

전자 소자의 구리 금속 배선은 전해 도금을 포함한 다마신 공정을 통해 형성한다. 본 총설에서는 배선 형성을 위한 구리 전해 도금 및 수퍼필링 메카니즘에 대해 다루고자 한다. 수퍼필링 기술은 전해 도금의 전해질에 포함된 유기 첨가제의 영향에 의한 결과이며, 이는 유기 첨가제의 표면 덮임율을 조절하여 웨이퍼 위에 형성된 패턴의 바닥 면에서의 전해 도금 속도를 선택적으로 높임으로써 가능하다. 소자의 집적도를 높이기 위해 금속 배선의 크기는 계속적으로 감소하여 현재 그 폭이 수십 nm 수준으로 줄어들었다. 이러한 배선 폭의 감소는 구리 배선의 전기적 특성 감소, 신뢰성의 저하, 그리고 수퍼필링의 어려움 등 여러 가지 문제를 야기하고 있다. 본 총설에서는 상기 기술한 문제점을 해결하기 위해 구리의 미세 구조 개선을 위한 첨가제의 개발, 펄스 및 펄스-리벌스 전해 도금의 적용, 고 신뢰성 배선 형성을 위한 구리 기반 합금의 수퍼필링, 그리고 수퍼필링 특성 향상에 관한 다양한 연구를 소개한다.

• 마이크로전자및패키징학회지
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• 제29권2호
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• pp.33-41
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• 2022

최근 플렉시블 전자소자의 안정적인 전기적 연결을 위한 유연전도성 접합 기술의 연구 필요성이 대두되고 있다. 기존의 금속 납땜 접합에서 발생하는 기계적 파손 문제는 탄성 계수가 작거나 두께가 얇은 재료를 기반으로 제작된 유연전도성 접합을 통해 해결할 수 있다. 기계적 특성을 향상시키는 동시에 안정적인 전기적 연결이 가능하도록 높은 전기전도도를 가진 물질을 박막화하거나, 작은 탄성 계수를 가진 물질에 혼합하는 방식 등으로 형성된다. 대표적인 유연전도성 접합 기술로는 박막 증착을 통한 유연전도성 접합, 유연 전도성 접착제 기반 접합, 그리고 액체 금속 기반의 전도성 접합 형성 방법 등이 있으며 본 논문에서는 각 방법들의 기계적/전기적 특성 향상 전략과 그 쓰임을 소개한다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 추계 기술심포지움
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• pp.146-150
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• 2001

Microwave model and high-frequency measurement of the ACF flip-chip interconnection was investigated using a microwave network analysis. S-parameters of on-chip and substrate were separately measured in the frequency range of 200 MHz to 20 GHz using a microwave network analyzer HP8510 and cascade probe. And the cascade transmission matrix conversion was performed. The same measurements and conversion techniques were conducted on the assembled test chip and substrate at the same frequency range. Then impedance values in ACF flip-chip interconnection were extracted from cascade transmission matrix. ACF flip chip interconnection has only below 0.1nH, and very stable up to 13 GHz. Over the 13 GHz, there was significant loss because of epoxy capacitance of ACF. However, the addition of SiO$_2$filler to the ACF lowered the dielectric constant of the ACF materials resulting in an increase of resonance frequency up to 15 GHz. High frequency behavior of metal Au stud bumps was investigated. The resonance frequency of the metal stud bump interconnects is higher than that of ACF flip-chip interconnects and is not observed at the microwave frequency band. The extracted model parameters of adhesive flip chip interconnects were analyzed with the considerations of the characteristics of material and the design guideline of ACA flip chip for high frequency applications was provided.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2015년도 춘계학술대회 논문집
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• pp.81-81
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• 2015

inkjet printing system으로 flexible 기판위에 metal interconnection 혹은 metal mesh를 제작 할 때 metal과 flexible substrate 의 접착력을 향상 시키고 선폭을 조절하기 위하여 surface roughness를 생성 시키고 표면을 hydrophobic 하게 개질 하였다. 그 결과 metal line의 선폭과 접착력이 향상됨을 알 수 있었다.

• 대한전자공학회논문지
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• 제25권3호
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• pp.302-307
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• 1988

A noble interconnection line capacitance measurement method to be able to remove the measurement errors from the probe pad to substrate stray capacitance has been proposed and verified. The measurement errors in the capacitance measurement, which usually be involved from the probe pad to substrate stray capacitance, can easily be removed by isolating the metal probe pad from the substrate with a grounded shield plate between the probe pad the substrate. The measurement results by using this improved capacitance measurement method were compared with the calculations by two-dimensional computer simulations.

• Transactions on Electrical and Electronic Materials
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• 제14권6호
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• pp.304-307
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• 2013

Reverse engineering of semiconductor devices utilizes delayering processes, in order to identify how the interconnection lines are stacked over transistor gates. Cu metal has been used in recent fabrication technologies, and de-processes becomes more difficult with the shrinking device dimensions. In this article, reverse engineering technologies to reveal the Cu interconnection lines and Cu via-plugs embedded in dielectric layers are investigated. Stacked dielectric layers are removed by $CF_4$ plasma etching, then the exposed planar Cu metal lines and via-plugs are selectively delineated by wet chemical solution, instead of the commonly used plasma-based dry etch. As a result, we have been successful in extracting the layouts of multiple layers within a system IC, and this technique can be applicable to other logic IC, analog IC, and CMOS IC, etc.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.171-171
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• 2008

본 연구는 초음파 알루미늄 웨지 및 금 볼 본딩을 동시에 적용 가능한 본딩 Pad의 금속학적 안정성을 고려한 표층전극 형성 방법에 관한 것이다. 특히, 이동통신 및 전장용 모듈의 복합 및 융합화로 LTCC기판 패키징에 있어서 다양한 본딩 기술이 요구되고 있다. 전통적인 interconnection 기술인 Au ball 본딩 및 초음파 에너지를 이용한 Al wedge 본딩 기술이 동시에 사용되어야 하는 패키지 구조의 경우 본딩 패드의 표층전극 설계는 서로 상충되는 조건이 요구된다. 따라서, 본 연구에서는 LTCC기판의 표층전극의 Metal finish 방법으로 이용되는 ENEPIG(무전해 Ni/Pd/Au도금)공법으로 Au ball 본딩 및 초음파 Al wedge 본딩을 동시에 가능하게 하는 solution을 제시하여 패키징 자유도뿐만 아니라 Interconnection 신뢰성을 확보할 수 있었다.