• 한국정보과학회논문지:시스템및이론
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• 제26권11호
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• pp.1429-1436
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• 1999

데이타들에 대한 선인출 효과를 얻기 위하여 캐쉬 메모리의 캐쉬 블록은 다중 워드로 구성된다. 그러나 선인출된 데이타들이 사용되지 않을 경우 캐쉬 메모리가 낭비되고 따라서 캐쉬 실패율이 증가한다. 데이타 배열 병합 방법은 캐쉬 실패 원인의 하나인 캐쉬 충돌 실패를 감소시키기 위하여 사용되고 있다. 그러나 기존의 배열 병합 방법은 유용하지 못한 데이타들을 캐쉬 블록에 선인출하는 현상을 보인다. 본 논문에서는 이러한 현상을 개선한 스트라이드 배열 병합을 제안한다. 모의시험에서 캐쉬 블록이 다중 워드로 구성된 경우 스트라이드 배열 병합은 캐쉬 충돌 실패를 감소시킬 뿐 만 아니라 유용한 데이타 선인출을 증가 시키므로 캐쉬 성능을 향상시킴을 보여준다. 또한 이렇게 향상된 캐쉬 성능은 프로세서 증가에 따른 확장성 있는 프로그램 성능을 나타낸다.Abstract The cache memory is composed of cache lines with multiple words to achieve the effect of data prefetching. However, if the prefetched data are not used, the spaces of the cache memory are wasted and thus the cache miss rate increases. The data merging-arrays method is used for the sake of the reduction of the cache conflict misses. However, the existing merging-arrays method results in the useless data prefetching. In this paper, a stride merging-arrays method is suggested for improving this phenomenon. Simulation results show that when a cache line is composed of multiple words, the stride merging-arrays method increases the cache performance due to not only the reduction of cache conflict misses but also the useful data prefetching. This enhanced cache performance also represents the more scalable performance of parallel applications according to increasing the number of processors.

• 정보보호학회논문지
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• 제23권3호
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• pp.395-404
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• 2013

패턴 정합 알고리듬은 침입 탐지 및 방지 시스템의 성능을 좌우하는 중요한 기능 요소로서 일반적으로 정규 표현식(Regualr Expressions)을 사용해 패턴을 표현한다. 공격 패턴이 복잡해지고 다양해짐에 따라, 정규 표현식 또한 복잡해지고 그 수가 증가하고 있으며 이로 인해, 패턴 매칭 알고리듬에서 정규 표현식을 인식하기 위해 사용된 결정적 유한 오토마타(Deterministic Finite Automata)를 구성하는 상태가 폭발적으로 증가(states blowup)하고 있다. 이러한 상태의 폭발적 증가 문제를 해결하고 메모리 효율적인 자료 구조를 구현하기 위해 많은 연구가 이루어졌다. 대부분의 연구 결과들에서는 하나의 정규 표현식을 변환한 결정적 유한 오토마톤(Automaton) 내 상태의 수를 감소시키기 위한 효과적인 방안들을 제안하였다. 하지만, 이들 연구 결과는 단일 패턴 내 상태의 수만을 감소시킬 뿐 패턴의 수에 따라 증가하는 상태의 수를 감소시키지 못하는 한계점을 가지고 있다. 본 논문에서는 이를 해결하기 위해 정규 표현식으로 구성된 유한 오토마타(Automata) 상의 상태 병합을 통한 상태 감소 방안을 제안한다. 이는 동일한 입력 문자를 가지는 상태를 병합함으로써 유한 오토마타 상의 상태의 수를 감소시켜, 기존 결정적 유한 오토마타에 비해 평균 40.0%의 메모리 감소 효과를 나타낸다.

• 대한전자공학회논문지SD
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• 제44권3호
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• pp.43-51
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• 2007

NAND와 NOR 플래시의 장점을 결합한 OneNAND 플래시가 출시되면서 기존의 NAND 플래시를 빠르게 대체하게 되었다. 하지만 기존의 NAND 플래시 기반 요구 페이징 시스템에서는 OneNAND 플래시의 기능들이 제대로 활용되지 않았다. 본 연구에서는 OneNAND 플래시의 임의 접근 기능과 이중 페이지 버퍼를 활용하는 새로운 OneNAND 플래시 기반 요구 페이징 기법인 지연 이중 버퍼링 기법을 제안하였다. 이 기법은 요구된 폐이지를 페이지 버퍼로부터 주기억장치로 이동하는 데 걸리는 시간을 효과적으로 절감함으로써 폐이지 반입 비용을 절감하였다. 실험 결과, 본 연구에서 제안한 기법은 평균 28.5%의 수행 시간 절감 효과와 4.4%의 페이징 시스템 에너지 절감 효과를 보였다.

• Smart Structures and Systems
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• 제21권3호
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• pp.257-262
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• 2018

Vibrational problems in the domestic Small Horizontal Axis Wind Turbines (SHAWT) are due to flap wise vibrations caused by varying wind velocities acting perpendicular to its blade surface. It has been reported that monitoring the structural health of the turbine blades requires special attention as they are key elements of a wind power generation, and account for 15-20% of the total turbine cost. If this vibration problem is taken care, the SHAWT can be made as commercial success. In this work, Shape Memory Alloy (SMA) wires made of Nitinol (Ni-Ti) alloys are embedded into the Glass Fibre Reinforced Polymer (GFRP) wind turbine blade in order to reduce the flapwise vibrations. Experimental study of Nitinol (Ni-Ti) wire characteristics has been done and relationship between different parameters like current, displacement, time and temperature has been established. When the wind turbine blades are subjected to varying wind velocity, flapwise vibration occurs which has to be controlled continuously, otherwise the blade will be damaged due to the resonance. Therefore, in order to control these flapwise vibrations actively, a non-linear current controller unit was developed and fabricated, which provides actuation force required for active vibration control in smart blade. Experimental analysis was performed on conventional GFRP and smart blade, depicted a 20% increase in natural frequency and 20% reduction in amplitude of vibration. With addition of active vibration control unit, the smart blade showed 61% reduction in amplitude of vibration.

• 정보보호학회논문지
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• 제18권3호
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• pp.9-21
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• 2008

본 논문에서는 "작은 워드 크기를 사용하는 센서모트에서는 GF$(2^m)$상의 partial XOR 곱셈연산이 저전력 마이크로프로세서에 의하여 효율적으로 지원되지 않기 때문에 GF$(2^m)$에 기반을 둔 타원곡선 암호시스템의 소프트웨어 구현은 비효율적이다"라는 일반적으로 인정된 의견을 검증한다. 비록 센서모트에서 GF$(2^m)$에 기반을 둔 몇 가지의 소프트웨어 구현은 있지만, 이것들의 성능은 센서네트워크에서 사용할 만큼 충분하지 못하다. 기존 구현들의 성능 저하는 유한체 곱셈과 감산 연산에서 발생하는 중복된 메모리 접근에서 기인한다. 따라서 본 논문에서는 유한체 곱셈과 감산과정에서 발생하는 불필요한 메모리 접근을 줄일 수 있는 몇 가지 방법을 제안한다. 제안한 방법을 통하여, GF$(2^{163})$상의 유한체 곱셈과 감산의 수행시간을 각각 21.1%와 24.7% 줄일 수 있으며 이것은 Elliptic Curve Digital Signature Algorithm (ECDSA)의 sign과 verify 연산 시간을 약 $15{\sim}19%$ 단축시킬 수 있다.

• 한국통신학회논문지
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• 제32권12C호
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• pp.1175-1187
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• 2007

이동통신 기지국 시스템에서 송신 신호의 PAR 성능을 (peak-to-average power ratio) 개선함으로써 범용 전력 증폭기의 사용이 가능하게 되며, 이로 인해 전체적인 기지국 비용의 절감을 기대할 수 있다. 일반적으로 PAR 값을 줄임으로 인해 기지국 송신신호의 인근 대역 간섭 제한 성능을 나타내는 ACLR이나 (adjacent channel leakage ratio) 품질을 나타내는 EVM이나 (error vector magnitude) PCDE 성능의 (peak code domain error) 열화를 발생시킨다. 본 논문에서 이러한 문제점을 해결하기 위하여 필터링 기반의 CFR 방식인 (crest factor reduction) FDCFR 알고리즘을 (filter-dependent CFR) 소개하며, 히스토그램 기반 코드 영역 보상(HBWCDC; histogram based waterfilling code domain compensation)기법을 제안한다. 본 논문에서 제안한 CFR 알고리즘은 PAR 감소뿐만 아니라 앞서 언급한 ACLR, EVM 및 PCDE등의 성능 열화를 방지한다.

• Journal of information and communication convergence engineering
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• 제12권3호
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• pp.186-192
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• 2014

Monolithic three-dimensional integrated chips (3D ICs) are an emerging technology that offers an integration density that is some orders of magnitude higher than the conventional through-silicon-via (TSV)-based 3D ICs. This is due to a sequential integration process that enables extremely small monolithic inter-tier vias (MIVs). For a monolithic 3D memory, we first explore the static random-access memory (SRAM) design. Next, for digital logic, we explore several design styles. The first is transistor-level, which is a design style unique to monolithic 3D ICs that are enabled by the ultra-high-density of MIVs. We also explore gate-level and block-level design styles, which are available for TSV-based 3D ICs. For each of these design styles, we present techniques to obtain the graphic database system (GDS) layouts, and perform a signoff-quality performance and power analysis. We also discuss various challenges facing monolithic 3D ICs, such as achieving 50% footprint reduction over two-dimensional (2D) ICs, routing congestion, power delivery network design, and thermal issues. Finally, we present design techniques to overcome these challenges.

• 한국위성정보통신학회논문지
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• 제8권3호
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• pp.10-14
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• 2013

본 논문에서는 저전력 기술인 DVFS (Dynamic Voltage Frequency Scaling) 응용을 위하여, 동작주파수의 변화에도 소비전력이 일정한 특성을 갖는 전류모드 회로를 적용함에 있어서, 저속 동작에서 소비전력이 과다한 전류모드 회로의 문제점을 전류모드 회로에서 sub-threshold 영역 동작의 MOSFET을 적용함으로써 소비전력을 최소화하는 설계기술을 소개한다. 회로설계는 MOSFET BSIM 3모델을 사용하였으며, 시뮬레이션한 결과, strong-inversion 동작일 때 소비전력은 $900{\mu}W$이었으나, sub-threshold 영역으로 동작하였을 때, 소비전력이 $18.98{\mu}W$가 되어, 98 %의 소비전력의 절감효과가 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제7권3호
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• pp.384-389
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• 2003

새로운 two-step SOVA 복호기 구조가 제안된다. Trace-back단의 survivor memory에 dual-port RAM 개념이 적용되어, 기존 two-step SOVA 방식에 비해서 복호 지연의 현격한 감소가 가능해진다. Path metric 차이의 절대값이 ACS단 내부에서 계산됨으로써, 기존 two-step SOVA 방식에 비해 시스템의 복잡성이 크게 줄어든다. 제안된 SOVA 복호기 구조는 verilog HDL로 기술되어 동작 시뮬레이션을 거쳐 구조의 타당성이 검증되었으며, FPGA로 구현되었다. 구현된 SOVA복호기는 종래의 비터비 복호기에 가까운 데이터 처리율을 보여주었으며, 구현에 사용된 FPGA 소자 자원은 종래의 비터비 복호기의 약 1.5배 정도이다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.41-47
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• 2010

본 논문에서는 SSD (solid state disk)에 쓰이는 NAND flash 메모리 에러 정정에 관한 오류정정 방법 중에서 Parallel BCH(Bose-Chaudhuri-Hocquenghem) 방법 및 VLSI 설계를 제안하였다. 제안된 설계는 에러 정정 능력(t=18, 8) 을 가변적으로 하여 사용빈도수의 증가로 높은 에러 율을 가진 데이터 공간에 신뢰성을 높였고, 디코더의 병렬처리 비트 수를 인코더의 처리 비트 수에 2배로 하여 디코더의 수행시간을 줄였고 이에 따르는 latency도 기존 회로에 비해 1/2로 감소함을 확인 하였다.