• 인터넷정보학회논문지
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• 제15권4호
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• pp.125-133
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• 2014

컬럼-지향 데이터베이스 저장소는 우수한 입출력 성능으로 대용량 데이터 분석 시스템을 위한 매우 진보적인 모델이다. 전통적인 데이터 저장소는 빠른 쓰기 연산을 위하여 한 레코드의 속성들을 하드디스크에 연속적으로 배치되어 있는 가로-지향 저장 모델을 활용하였다. 하지만 검색이 대부분인 데이터웨어하우스 시스템을 위해서는 월등한 판독 성능 때문에 컬럼-지향 저장소가 더 적합한 모델이 되고 있다. 또한 최근에는 플래시 메모리를 사용한 SSD가 고속 데이터 분석 시스템을 위한 적합한 저장 매체로 인식되고 있다. 이제 플래시 메모리는 비휘발성, 낮은 전력소모, 빠른 데이터 접근 속도 등의 특징으로 최신 데이터베이스 서버의 핵심 저장 요소로 충분한 기반이 되었다. 하지만 컬럼 압축의 느린 특성과 일반 RAM 메모리에 비하여 상대적으로 느린 플래시 메모리 연산 특성을 고려하여 기존의 트랜잭션 처리 기법을 개선할 필요가 있다. 본 연구에서는 효율적인 트랜잭션 처리를 위하여 컬럼-인지 다중 버전로킹(CaMVL) 기법을 제안한다. CaMVL은 로크 관리 과정에서 플래시의 느린 쓰기 연산과 지우기 연산을 효과적으로 제어하기 위하여 멀티 버전 읽기를 허용하고 압축 로크를 허용하여 트랜잭션 처리 성능을 높인다. 또한 성능 검증을 위하여 시뮬레이션 모델을 제안하였으며 실험 결과 분석을 통하여 CaMVL이 기존의 트랜잭션 처리 기법보다 우수함을 확인하였다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.64-70
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• 2008

고성능 영상 압축 알고리즘으로서 널리 사용되고 있는 H.264 디코더의 디블록킹(Deblocking) 필터는 복호된 영상의 블록화 현상을 제거함으로써 영상의 질을 높이는 역할을 하는데 연산량이 많은 유닛중 하나이다. 본 논문에서는 효율적인 디블록킹 필터 설계를 위해 파이프라인 구조 및 1-D 필터를 사용하고 효율적인 메모리 관리를 통해 하드웨어 면적과 연산 사이클 수를 줄이고 H.264 디코더의 성능을 향상시킬 수 있는 하드웨어 구조를 제안한다. 제안된 구조에서는 픽셀의 재배치를 통해 동일한 1-D 필터를 이용하여 수직방향의 필터연산과 수평방향의 필터연산을 모두 지원한다. 또한 4 개의 메모리 블록 구조를 이용하여 현재 매크로블록의 픽셀과 인접한 다른 매크로블록의 픽셀의 접근 및 저장을 효율적으로 할 뿐만 아니라 필터 연산중에 움직임 보상기의 출력 픽셀을 저장하여 디블록킹 필터와 움직임 보상기 사이의 병목현상을 제거하였다. 이를 통해 디블록킹 필터에 관련된 메모리의 크기를 최소화하고 H.264 디코더의 성능을 향상시키는 이점을 얻을 수 있다. 제안된 디블록킹 필터는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 합성 결과 77 MHz에서 HD 영상 디코딩이 가능함을 확인하였다.

• 한국전기전자재료학회논문지
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• 제37권1호
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• pp.88-93
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• 2024

To evaluate the possibility as a multi-level memory medium for the Ge₂Sb₂Te₅/TiN/W-doped Ge₂Sb₂Te₅ cell structure, the crystallization rate and stabilization characteristics according to voltage (V)- and current (I)- pulse sweeping were investigated. In the cell structures prepared by a magnetron sputtering system on a p-type Si (100) substrate, the Ge₂Sb₂Te₅ and W-doped Ge₂Sb₂Te₅ thin films were separated by a barrier metal, TiN, and the individual thicknesses were varied, but the total thickness was fixed at 200 nm. All cell structures exhibited relatively stable multi-level states of high-middle-low resistance (HR-MR-LR), which guarantee the reliability of the multilevel phase-change random access memory (PRAM). The amorphousto-multilevel crystallization rate was evaluated from a graph of resistance (R) vs. pulse duration (T) obtained by the nanoscaled pulse sweeping at a fixed applied voltage (12 V). For all structures, the phase-change rates of HR→MR and MR→LR were estimated to be approximately t<20 ns and t<40 ns, respectively, and the states were relatively stable. We believe that the doublestack structure of an appropriate Ge-Sb-Te film separated by barrier metal (TiN) can be optimized for high-speed and stable multilevel PRAM.

• 정보처리학회논문지:소프트웨어 및 데이터공학
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• 제7권8호
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• pp.297-306
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• 2018

본 논문에서는 분산 스트림 처리 프레임워크인 Apache Storm을 고성능 통신 장비인 InfiniBand에 적용하는 방안을 다룬다. InfiniBand 상에서 Storm을 동작시키는 쉬운 방법은 IPoIB (IP over InfiniBand)를 사용하는 것이다. 그러나 이 방법은 노드에 심각한 CPU 부하를 발생시키는데, 이는 잦은 문맥 전환과 버퍼 복사에서 기인하는 것으로 나타났다. 이를 해결하기 위해, Storm에서 InfiniBand의 RDMA (Remote Direct Memory Access) 기능을 사용하는 새로운 통신 방식을 제안한다. 첫째, Storm에서 RDMA 기능을 이용하기 위해, 기존 통신 프레임워크인 Netty를 대체하는 새로운 프레임워크인 RJ-Netty (RDMA/JXIO Netty)를 설계 및 구현한다. 둘째, Storm이 기존 Netty와 RJ-Netty를 모두 사용할 수 있도록 관련 클래스들을 개선한다. 셋째, RJ-Netty의 성능을 최대화하기 위해 멀티스레드를 지원하도록 JXIO 서버 기능을 개선한다. 실험 결과, 제안한 RJ-Netty는 Ethernet은 물론 IPoIB에 비해서 메시지 처리량을 향상시키면서도 CPU 부하를 크게 줄인 것으로 나타났다. 본 논문은 Apache Storm을 InfiniBand 상에서 동작시킨 최초의 시도로, 고성능의 InfiniBand RDMA를 사용하여 Storm의 처리 성능을 향상시킨 우수한 연구 결과라 사료된다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.29-29
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• 2009

현재 고집적 비휘발성 메모리 소자로는 MRAM (Magnetic Random Access Memory)과 PRAM (Phase Magnetic Random Access Memory)이 활발하게 미국과 일본, 한국 등에서 다양한 연구가 진행되어 오고 있다. 이 중에서 MRAM은 DRAM과 비슷한 10 ns의 빠른 읽기/쓰기 속도와 비휘발성 특성을 가지고 있으며, 전하를 저장할 커패시터가 필요 없고, 두 개의 자성충에 약 10 mA 정도의 전류를 가하면 그때 발생하는 약 10 Oe의 자장을 개개의 비트를 write하고, read 시에는 각 비트의 자기저항을 측정함으로써 데이터를 저장하고 읽을 있으므로, 고집적화가 가능성하다 [1]. 현재 우수한 박막 재료가 개발 되었으나, 고집적 MRAM 소자의 양산에는 해결 하여야 하는 문제점이 있다. 특히 다층 박막으로 구성되어 있으므로 식각 공정의 개발이 필수적이다. 지금까지 MRAM 재료의 식각은 주로 Ion milling, ICP, ECR등의 플라즈마 장치를 되었고, 식각 가스로는 할로겐 기체와 금속카보닐 형성을 위한 Co/$NH_3$와 $Ch_3OH$ 기체가 이용되고 있다. 그러나 할로겐 계열의 기체를 사용할 경우, 식각 부산물들의 높은 끓는점 때문에 식각 부산물이 박막의 표면에서 열적 탈착에 의하여 제거되지 않기 때문에 높은 에너지를 가지는 이온의 도움에 의한 식각이 필요하다. 또한 Cl 계열의 기체를 사용할 경우, 식각 공정 후, 시료가 대기에 노출되면 대기 중의 수분과 식각 부산물이 결합하여 부식 현상이 발생하게 된다. 그러므로 이를 방지하기 위한 추가 공정이 요구된다. 최근에는 부식 현상이 없고, MTJ 상부에 사용되는 Ta 또는 Ti Hard mask와의 높은 선택비를 가지는 $CH_3OH$ 또는 CO/$NH_3$가 사용되고 있다. 하부 박막에 따른 식각 특성에 연구와 다층의 박막의 식각 공정에 발생에 관한 발표는 거의 없다. MRAM을 양산에 적용하기 위하여서는 Main etch 공정에서 빠른 식각 공정이 필요하고, Over etch 공정에서 하부박막에 대한 높은 선택비가 요구된다. 그러므로 본 논문에서는 식각 변수에 따른 플라즈마 측정과 표면 반응을 비교하여 각 공정의 식각 메커니즘을 규명하고, Main Etch 공정에서는 $Cl_2$/Ar 또는 $BCl_3$/Ar 가스를 이용하여 식각 실험을 수행하고, Over etch 공정에는 낮은 Ta 박막 식각 속도를 가지는 $Ch_4/O_2$/Ar 또는 $Ch_3OH$/Ar 가스를 이용하고자 한다. 플라즈마 내의 식각종과 Ta 박막과의 반응을 XPS와 AES를 이용하여 분석하고, 식각 공정 변수에 따른 식각 속도, 식각 선택비와 식각 프로파일 변화를 SEM을 이용하여 관찰한다.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.913-920
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• 2011

본 논문에서는 수동형 900MHz RFID 태그 칩용 로직 공정 기반 저면적.저전력 1Kb EEPROM를 설계하였다. 1Kb 셀 배열 (cell array)은 1 워드 (word)의 EEPROM 팬텀 셀 (phantom cell)을 2차원 배열 형태인 (16행 ${\times}$ 16열) ${\times}$ 4블록으로 구성하였으며, 4개의 메모리 블록이 CG (Control Gate)와 TG (Tunnel Gate) 구동회로를 공유하므로 저면적 IP 설계를 하였다. TG 구동회로를 공유하기 위해 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 유지하면서 동작 모드별 TG 바이어스 전압을 스위칭해 주는 TG 스위치 회로를 제안하였다. 그리고 4 메모리 블록 중 하나의 블록만 활성화하는 partial activation 방식을 사용하므로 읽기 모드에서 전력소모를 줄였다. 그리고 하나의 열 (column)당 연결되는 셀의 수를 줄이므로 읽기 모드에서 BL (Bit-Line)의 스위칭 시간을 빠르게 하여 액세스 시간 (access time)을 줄였다. Tower $0.18{\mu}m$ CMOS 공정을 이용하여 (32행 ${\times}$ 16열) ${\times}$ 2블록과 (16행 ${\times}$ 16열) ${\times}$ 4블록의 2가지 배열 형태의 1Kb EEPROM IP를 설계하였으며, (16행 ${\times}$ 16열) ${\times}$ 4블록의 IP가 (32행 ${\times}$ 16열) ${\times}$ 2블록의 IP에 비해 레이아웃 면적은 11.9% 줄였으며, 읽기 모드 시 전력소모는 51% 줄였다.

• 한국산학기술학회논문지
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• 제17권3호
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• pp.699-707
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• 2016

중앙처리장치를 중심으로 하는 각종 내장형 시스템은 현재 각종 산업에 매우 광범위하게 쓰이고 있다. 특히 사물인터넷 등의 deeply embedded (심층 내장형) 시스템은 저비용, 소면적, 저전력, 빠른 시장 출시, 높은 코드 밀도 등을 요구한다. 본 논문에서는 이러한 요구 조건을 만족시키는 중앙처리장치를 제안하고, 이를 중심으로 한 시스템온칩 플랫폼을 소개한다. 제안하는 중앙처리장치는 16 비트라는 짧은 명령어로만 이루어진 확장형 명령어 집합 구조를 갖고 있어 코드 밀도를 높일 수 있다. 그리고, 다중사이클 아키텍처, 카운터 기반 제어 장치, 가산기 공유 등을 통하여 로직 게이트가 차지하는 면적을 줄였다. 이 코어를 중심으로, 코프로세서, 명령어 캐시, 버스, 내부 메모리, 외장 메모리, 온칩디버거 및 주변 입출력 장치들로 이루어진 시스템온칩 플랫폼을 개발하였다. 개발된 시스템온칩 플랫폼은 변형된 하버드 구조를 갖고 있어, 메모리 접근 시 필요한 클락 사이클 수를 감소시킬 수 있었다. 코어를 포함한 시스템온칩 플랫폼은 상위 언어 수준과 어셈블리어 수준에서 모의실험 및 검증하였고, FPGA 프로토타이핑과 통합형 로직 분석 및 보드 수준 검증을 완료하였다. $0.18{\mu}m$ 디지털 CMOS 공정과 1.8V 공급 전압 하에서 ASIC 프론트-엔드 게이트 수준 로직 합성 결과, 50MHz 동작 주파수에서 중앙처리장치 코어의 논리 게이트 개수는 7700 수준이었다. 개발된 시스템온칩 플랫폼은 초소형 보드의 FPGA에 내장되어 사물인터넷 분야에 응용된다.

• 한국멀티미디어학회논문지
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• 제3권5호
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• pp.526-534
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• 2000

CAD/CAM, 3차원 모델링, 가상현실, 그리고 의학 영상의 처리 속도를 높이기 위한 3차원 가속기에 대한 많은 연구들이 진행 중이다. 본 논문에서는 3차원 그래픽 처리속도를 향상하기 위하여 SIMD처리기 구조의 3차원 가속기를 제안하며, 기존의 퐁 음영법을 제안된 구조에 맞게 병렬화하고 수행함으로써 직접적인 성능분석을 시도하였다. 3차원 SIMD 처리기 구조는 PCI 지역 버스 인터페이스, 16개의 처리기, 그리고 Park's 다중접근기억장치로 구성되며, 다중접근 기억장치는 17개의 외부 메모리 모듈을 갖는다. 기존의 직렬 퐁 음영법을 SIMD 처리기 구조에 수행될 수 있도록 하나의 다면체를 여러 개의 $4\times{4}$의 정방형 다면체로 나누어서 처리하는 병렬 퐁 음영 법으로 수정하였으며, 하나의 정방형 다면체는 다중접근기억장치가 간격이 1인 블록 접근이 가능하기 때문에 17개의 처리기가 동시에 처리할 수 있다. SIMD처리기 구조에서 수행되는 병렬화된 퐁 음영법을 하드웨어 모의실험 패키지인 CADENCE사의 Verilog-XL로 모의실험을 수행한 결과 5.14배의 속도향상을 보임을 확인하였다.

• 한국진공학회지
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• 제9권2호
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• pp.136-143
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• 2000

RF magnetron sputtering법으로 $SrBi_2Ta_2O_9$ (SBT)박막을 상온에서 p-type Si(100) 기판위에 증착하여 DRO 강유전체 메모리(destructive read out ferroelectric random access memory)에 사용되는 강유전체막으로 Pt/SBT/Pt/Ti/$SiO_2$/Si (MFM)구조의 응용가능성을 확인하였다. 구조적인 특징들이 열처리 시간의 변화와 Ar/$O_2$의 가스 유량비의 변화에 따라서 XRD(x-ray diffractometer)에 의해 관찰되었으며 표면 특성은 FE-SEM(field emission scanning electron microscopy)에 의해서 관찰하고 박막의 전기적 특성들은 P-V(polarization-voltage measurement)와 I-V(current-voltage measurement)를 사용하여 관찰하였다. 스퍼터링 증착시 Ar/$O_2$의 가스 유량비는 1:4에서 4:1까지 변화 시켰고 SBT박막은 상온에서 증착시켰다. XRD 측정시 박막들은 SBT의 (105), (110) peak들을 나타내었다. 상온에서 증착시킨 박막은 1시간, 2시간 동안 산소 분위기에서 $800^{\circ}C$ 열처리를 하여 결정화 시켰다. SBT 박막의 P-V곡선은 이력 곡선의 모양을 갖추었으며 비대칭적인 강유전체 특성을 나타내었다. Ar/$O_2$ 가스유량비가 1 : 1, 2 : 1인 경우에 박막의 누설 전류밀도 값이 제일 좋았으며, 그 값은 3V 5V 7V에서 각각 $3.11\times10^{-8} \textrm{A/cm}^2$, $5\times10^{-8}\textrm{A/cm}^2$, $7\times10^{-8}\textrm{A/cm}^2$ 이었다. 열처리 시간을 2시간으로 증가시킨 후, 그들의 전기적 특성과 결정화특성이 개선됨을 확인하였다. AES 분석 및 EPMA분석으로 SBT박막의 깊이 분포 및 조성을 확인하였다.

• 한국정보통신학회논문지
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• 제18권3호
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• pp.663-669
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• 2014

본 연구에서는 RRAM (Resistive Random Access Memory) 소자의 $HfO_2$ 열처리 온도와 두께에 따라 소자의 전기적 특성을 측정하였다. 제작한 소자는 상부전극이 Pt/Ti(150nm), 하부전극은 Pt(150nm), 산화층 $HfO_2$의 두께는 45nm와 70nm이고, 열처리를 하지 않은 소자와 $500^{\circ}C$, $850^{\circ}C$ 로 열처리를 한 3 종류이다. 온도에 따라 소자의 전기적 성능으로 셋/리셋 전압, 저항변화를 측정하였다. 온도에 따른 기본특성 분석 실험 결과 온도가 증가함에 따라 셋 전압은 감소하고 리셋 전압은 증가하여 감지 여유 폭이 감소하였다. 열처리 온도가 $850^{\circ}C$ 소자가 고온 특성이 가장 우수한 것을 보였다. $HfO_2$ 산화층의 두께 45nm 소자가 70nm 소자보다 감지 여유 폭이 크지만 결함으로 LRS(Low Resistive State)에서 저항이 큰 것으로 측정되었다. $HfO_2$ 산화층 증착 시 결함을 줄일 수 있는 공정조건을 설정하면 초박막의 RRAM 소자를 제작할 수 있을 것으로 기대된다.