• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2003.05a
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• pp.14-14
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• 2003

Silicon carbide (SiC)는 높은 power 영역과 높은 온도영역에서도 작동 가능한 우수한 반도체 물질이다. 또한 우수한 열적 화학적, 안정성을 가지고 있어 가흑한 조건에서의 소자로써도 사용 가능하다. 현재 SiC 적용분야로는 우수한 전기적, 기계적 성질을 이용한 미세소자(MEMS)와 GaN 와 거의 유사한 격자상수를 가지는 것을 이용한 GaN epitaxial 성장의 기판으로도 사용되어진다. 그러나 SiC 는 기존의 습식식각 용매에 대해 화학적 안정성을 가지고 있기 때문에 전자소자의 제작에 있어서 플라즈마를 이용한 건식식각의 중요성이 대두되어지고 있다. 소자제작에 있어 이러한 건식식각시 식각 단면의 제어, 이온에 의한 낮은 손상 정도, 매끄러운 식각 표면, 그리고 고속의 식각 속도둥이 요구되어진다. 본 실험에서는 식각 속도의 증가와 수직한 식각 단면둥을 획득하기 위하여 SF6 플라즈마에서 Source power, dc bias voltage, 그리고 외부에서 인가되는 자속의 세기를 변화시쳐가며 식각 속도, 식각 마스크와의 식각 션택비, 식각 단면둥과 같은 SiC 의 식각 특성을 관찰하였다. 식각 후 식각 단면은 주사전자 현미경(SEM)을 통해 관찰하였다. 본 실험에서의 가장 높은 식각 속도는 분당 1850n 로써 이때의 공정조건은 1400W 의 inductive power, -600V 의 dc bias voltage, 20G 의 외부자속 세기이었다. 또한, 높은 inductive power 조건과 낮은 dc bias voltage 조건에서 Cu는 $SF_6$ 플라즈마 내에서 식각부산물의 증착으로 인해 SiC 와 무한대의 식각선택비를 보였다. 이러한 Cu 마스크를 사용한 SiC 의 식각에서는 식각 후 수직한 식각 단변을 관찰할 수 있었다. 것올 알 수 있다. 따라서, 기존의 pve 보다 세라믹 기판의 경우가 수분 흡수율이 높아 더 오랫동안 전류를 흐르게 하여 방식성이 개선된 것으로 판단된다.을 통해 경도가 증가한 시편의 경우 석출상의 크기가 5nm 이하로 매우 작고 대체로 기지와 연속적인 계면을 형성하나, 열처리가 진행될수록 석 출상의 크기가 커지고 임계크기 이상에 이르면 연속적인 계면은 거의 발견되지 않고, 대부 분 불연속적이고 확연한 계면을 형성함을 관찰 할 수 있었다. 알루미나(${\alpha}-Al_2O_3$) 기판 위에 증착한 $(Ti_{1-x}AI_{x})N$ 피막은 마찬가지로 (200) 우선 방위를 나타내었으나, 그 입자의 크기가 수십 nm로 고속도강위에 증착한 피막에 비해 상당히 크게 형성되었다. 또한 열처리 후에 AIN의 석출이 진행됨에도 불구하고 경도 증가는 나타나지 않고, 열처리가 진행됨에 따라 경도가 감소하는 양상만을 나타내었다. 결국 $(Ti_{1-x}AI_{x})N$ 피막이 열처리 전후에 보아는 기계적 특성의 변화 양상은 열역학적으로 안정한 Wurzite-AlN의 석출에 따른 것으로 AlN 석출상의 크기에 의존하며, 또한 이러한 영향은 $(Ti_{1-x}AI_{x})N$ 피막에 존재하는 AI의 함량이 높고, 초기에 증착된 막의 업자 크기가 작을 수록 클 것으로 여겨진다. 그리고 환경의 의미의 차이에 따라 경관의 미학적 평가가 달라진 것으로 나타났다.corner$적 의도에 의한 경관구성의 일면을 확인할수 있지만 엄밀히 생각하여 보면 이러한 예의 경우도 최락의 총체적인 외형은 마찬가지로 $\ulcorner$순응$\lrcorner$의 범위를 벗어나지 않는다. 그렇기 때문에

• Journal of the Korea Academia-Industrial cooperation Society
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• v.19 no.11
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• pp.688-694
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• 2018

The mixture ratio of two-component liquid silicone is important for the inherent physical characteristics of the finished product. Therefore, it is necessary to uniformly control the ratio of the main material and the sub-material. In this paper, a mixing-ratio control system was designed, which consists of a digital flow meter and a flow control system to measure the flow rate of the raw materials and a pumping system to maintain constant pressure and transfer of the raw materials. In addition, a program was developed to control the organic interlocking and mixing ratio. For the verification of the developed system, we compared the actual weight of raw material with the value measured by the flow meter during pumping, and we measured the physical properties of the mixed material by making test samples with and without the application of the mixing-ratio improvement algorithm. The measured value was close to the reference value with a hardness range of 46-47 and tensile strength of 9.3-9.5 MPa. These results show that the mixing ratio of the liquid silicone is controlled within an error range of ${\pm}0.5%$.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.20 no.6
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• pp.604-609
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• 2019

In this study, we fabricated a capacitive humidity sensor with interdigitated (IDT) electrodes using a thermosetting polyimide as a humidifying material. First, the number of electrodes, thickness, and spacing of the polyimide film were optimized, and a mask was designed and fabricated. The sensor was fabricated on a silicon substrate using semiconductor processing equipment. The area of the sensor was $1.56{\times}1.66mm^2$, and the width of the electrode and the gap between the electrodes were each $3{\mu}m$. The number of electrodes was 166, and the length of an electrode was 1.294 mm for the sensitivity of the sensor. The sensor was then packaged on a PCB for measurement. The sensor was inserted into a chamber environment with a temperature of $25^{\circ}C$ and connected to an LCR meter to measure the change in capacitance at relative humidity (RH) of 20% to 90%, 1 V, and 20 kHz. The results showed a sensitivity of 26fF/%RH, linearity of < ${\pm}2%RH$, and hysteresis of < ${\pm}2.5%RH$.

• Korean Journal of Materials Research
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• v.11 no.7
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• pp.556-561
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• 2001

We prepared a new a SOS(silicon-on-silicide) wafer pair which is consisted of Si(100)/1000$\AA$-NiSi Si (100) layers. SOS can be employed in MEMS(micro- electronic-mechanical system) application due to low resistance of the NiSi layer. A thermally evaporated $1000\AA$-thick Ni/Si wafer and a clean Si wafer were pre-mated in the class 100 clean room, then annealed at $300~900^{\circ}C$ for 15hrs to induce silicidation reaction. SOS wafer pairs were investigated by a IR camera to measure bonded area and probed by a SEM(scanning electron microscope) and TEM(transmission electron microscope) to observe cross-sectional view of Si/NiSi. IR camera observation showed that the annealed SOS wafer pairs have over 52% bonded area in all temperature region except silicidation phase transition temperature. By probing cross-sectional view with SEM of magnification of 30,000, we found that $1000\AA$-thick uniform NiSi layer was formed at the center area of bonded wafers without void defects. However we observed debonded area at the edge area of wafers. Through TEM observation, we found that $10-20\AA$ thick amourphous layer formed between Si surface and NiSix near the counter part of SOS. This layer may be an oxide layer and lead to degradation of bonding. At the edge area of wafers, that amorphous layer was formed even to thickness of $1500\AA$ during annealing. Therefore, to increase bonding area of Si NiSi ∥ Si wafer pairs, we may lessen the amorphous layers.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.11 s.353
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• pp.48-57
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• 2006

This work describes a 12b 200KHz 0.52mA $0.47mm^2$ algorithmic ADC for sensor applications such as motor controls, 3-phase power controls, and CMOS image sensors simultaneously requiring ultra-low power and small size. The proposed ADC is based on the conventional algorithmic architecture with recycling techniques to optimize sampling rate, resolution, chip area, and power consumption. The input SHA with eight input channels for high integration employs a folded-cascode architecture to achieve a required DC gain and a sufficient phase margin. A signal insensitive 3-D fully symmetrical layout with critical signal lines shielded reduces the capacitor and device mismatch of the MDAC. The improved switched bias power-reduction techniques reduce the power consumption of analog amplifiers. Current and voltage references are integrated on the chip with optional off-chip voltage references for low glitch noise. The employed down-sampling clock signal selects the sampling rate of 200KS/s or 10KS/s with a reduced power depending on applications. The prototype ADC in a 0.18um n-well 1P6M CMOS technology demonstrates the measured DNL and INL within 0.76LSB and 2.47LSB. The ADC shows a maximum SNDR and SFDR of 55dB and 70dB at all sampling frequencies up to 200KS/s, respectively. The active die area is $0.47mm^2$ and the chip consumes 0.94mW at 200KS/s and 0.63mW at 10KS/s at a 1.8V supply.