• 한국통신학회논문지
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• 제28권11C호
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• pp.1052-1061
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• 2003

본 논문은 블록 MAP 터보 복호기의 상태 메트릭 계산 유닛을 위한 정규화 방식을 제안한다. 제안된 방식은 정규화를 위해 격자단(trellis stage)에서 하나의 상태 메트릭 값을 모든 상태 메트릭에 빼주고 쉬프트 시키는 구조를 갖게 되어, 상태 메트릭 계산이 많은 블록 MAP 복호기의 격자단에서 하나의 상태 메트릭을 줄여 파워 소모와 메모리 요구량을 줄일 수 있다. 시뮬레이션 결과 제안된 정규화 구조를 적용한 터보 복호기는 기존의 블록 MAP 터보 복호기에 비해 동적 파워 소모는 17.9%까지 감소하고 면적은 6.6%까지 감소함을 확인하였다.

• 전자공학회지
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• 제30권3호
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• pp.309-309
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• 2003

본 논문은 MAP(Maximum A Posteriori) 복호 알고리즘을 이용한 MAP Decoder의 설계에 관해 다룬다. 채널코딩기법은 채널을 통해서 디지털 정보를 전송할 때 신뢰성을 제공하기 위해서 사용되어진다. 즉 수신 단에서 수신된 정보의 오류를 검사하고 수정하기 위한 목적으로 송신 단에서는 디지털 정보에 부가 정보를 첨가해서 전송하게 된다. 그래서 무선 이동 통신에서 성능이 우수한 채널코딩기법은 우수한 통신 품질을 위해서는 필수적이라고 할 수 있다. 최근에 Shannon의 한계에 매우 근접한 성능으로 많이 알려진 오류정정부호로 터보코드가 발표되었고 많은 연구가 진행되고 있다. 터보코드의 부호기로는 RSC(Recursive Systematic Convolutional) 코드가 사용되며 복호 알고리즘으로는 주로 MAP 복호 알고리즘을 사용한다. 본 논문에서 제안된 MAP 복호기는 하드웨어로 구현하기 위해서 변형된 LOG-MAP 복호 알고리즘을 이용하였고 터보디코더의 반복 복호에 이용할 수 있다.

• 전자공학회지
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• 제30권3호
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• pp.95-105
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• 2003

본 논문은 MAP (Maximum A Posteriori)복호 알고리즘을 이용한 MAP Decoder의 설계에 관해 다룬다. 채널코딩기법은 채널을 통해서 디지털 정보를 전송할 때 신뢰성을 제공하기 위해서 사용되어진다. 즉 수신 단에서 수신된 정보의 오류를 검사하고 수정하기 위한 목적으로 송신 단에서는 디지털 정보에 부가 정보를 첨가해서 전송하게 된다. 그래서 무선 이동 통신에서 성능이 우수한 채널코딩기법은 우수한 통신 품질을 위해서는 필수적이라고 할 수 있다. 최근에 Shannon의 한계에 매우 근접한 성능으로 많이 알려진 오류정정부호로 터보코드가 발표되었고 많은 연구가 진행되고 있다. 터보코드의 부호기로는 RSC (Recursive Systematic Convolutional) 코드가 사용되며 복호 알고리즘으로는 주로 MAP 복호 알고리즘을 사용한다. 본 논문에서 제안된 MAP 복호기는 하드웨어로 구현하기 위해서 변형된 LOG-MAP 복호 알고리즘을 이용하였고 터보디코더의 반복 복호에 이용할 수 있다.

• 한국컴퓨터정보학회논문지
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• 제21권9호
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• pp.51-55
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• 2016

High-capacity, high quality services should be guaranteed in mobile communication environment. Excellent channel coding and compensation techniques are required so as to improve data reliability on fading channels. In this paper, we propose a method using double pilots, estimates and compensates for the fading of information symbols. The proposed method using Log-MAP Turbo decoder through the iterative decoder, improves BER performance under the environment of the frequency selective fading channel. Compared to the existing methods, the suggested methods show functional improvement of approximately 3dB in case that the number of iteration decoding is 5 and BER is $10^{-4}$.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.39-49
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• 2011

터보 코드는 반복 복호를 하기 때문에 긴 복호시간을 필요로 한다. 고속 통신을 하기 위해서는 복호 시간을 줄여야 하며 이는 병렬 처리를 통해 해결할 수 있다. 하지만 병렬 처리 시 메모리 경합이 발생할 수 있는데 이는 복호기의 성능을 저하시킨다. 이러한 메모리 정합을 피하기 위해 2006년 QPP 인터리버가 제안되었다. 본 논문에서는 QPP 인터리버에 적합하며 비교적 적은 지연 시간을 갖고 회로의 크기도 줄인 MDF 기법을 제안한다. 그리고 MDF 기법을 사용한 MAP 복호 모듈의 설계를 보인다. 구현한 복호기는 Xilinx 사의 FPGA에 타켓팅하였으며 최대 80Mbps의 처리율을 보인다.

• 한국통신학회논문지
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• 제31권4C호
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• pp.303-309
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• 2006

By combining the space-time diversity technique and iterative turbo codes, space-time turbo codes(STTCS) are able to provide powerful error correction capability. However, the multi-path transmission and iterative decoding structure of STTCS make the decoder very complex. In this paper, we propose a low complexity decoder, which can be used to decode STTCS as well as general iterative codes such as turbo codes. The efficient implementation of the backward recursion and the log-likelihood ratio(LLR) update in the proposed algorithm improves the computational efficiency. In addition, if we approximate the calculation of the joint LLR by using the approximate ratio(AR) algorithm, the computational complexity can be reduced even further. A complexity analysis and computer simulations over the Rayleigh fading channel show that the proposed algorithm necessitates less than 40% of the additions required by the conventional Max-Log-MAP algorithm, while providing the same overall performance.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.73-80
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• 2005

로그 맵 복호 알고리즘 기반의 터보 디코더는 뛰어난 복호 성능에도 불구하고, 반복적 연산으로 인한 인터리버 크기에 비례하는 많은 양의 메모리와 높은 하드웨어 복잡도가 단점으로 지적된다. 이에 본 논문에서는 이전 연구 결과를 바탕으로 많은 양의 메모리의 절감과 하드웨어 복잡도를 감소시킨 3G W-CDMA 시스템에 적합한 터보 디코더를 설계하였다. 하드웨어 복잡도와 복호 성능간의 균형을 고려하여 수신정보, 사전정보, 상태 메트릭을 각각 5비트, 6비트 그리고 7비트로 할당하였고, 로그 맵 복호 알고리즘의 주연산인 $MAX^{*}$ 연산 중 계산도가 큰 오류 보정 함수를 근사화한 조합회로로 구성하여 하드웨어 부담을 감소하였으며 윈도우 블록의 길이가 32인 슬라이딩 윈도우 기법을 적용하였다. 본 논문에서 제안한 터보 디코더는 $0.35\mu$m Hynix CMOS technology로 합성한 합성 결과로부터 Eb/No가 1dB, 인터리버 크기가, 5번의 반복 복호에서 $10^{-6}$ 이하의 비트 오율을 달성하였으며, 이때 최고 9Mbps의 복호 성능을 발휘한다.

• 한국통신학회논문지
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• 제29권12A호
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• pp.1387-1395
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• 2004

Log-MAP 복호 알고리즘을 사용하는 터보 복호기는 뛰어난 복호 성능에도 불구하고, 반복적 연산으로 인하여 인터리버의 크기에 비례하는 많은 메모리와 높은 하드웨어 복잡도가 단점으로 지적된다. 이에 본 논문에서는 Log-MAP 복호 알고리즘 기반의 터보 복호기를 설계할 때 복호 성능 및 하드웨어 복잡도에 영향을 미칠 수 있는 다양한 설계 이슈들을 제시하고, 설계 이슈들의 변화에 따른 복호 성능을 모의실험을 통하여 비교 분석한다. 하드웨어 복잡도와 복호 성능간의 균형을 고려하여 수신정부 사전정보, 상태 메트릭을 각각 5 비트, 6 비트 그리고 7 비트로 할당하여 부동 소수점 연산의 비트오율에 근접하는 성능을 확인하였다. Log-MAP 복호 알고리즘의 주연산인 MAX*에 대한 하드웨어 복잡도와 복호 성능을 비교 분석하였다. MAX* 연산 중 계산도가 큰 오류 보정 함수를 근사화된 조합회로로 구성하여 하드웨어 부담을 줄일 수 있는 방법을 제시하였고, 윈도우 블록 길이가 32인 슬라이딩 윈도우 기법을 적용하여 적은 복호 성능 저하로 상태메트릭 저장에 필요한 메모리 공간을 감소할 수 있음을 확인하였다.

• 한국전자파학회논문지
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• 제15권1호
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• pp.81-88
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• 2004

3GPP 표준의 오류 정정 부호 기법 중의 하나로 채택된 turbo 부호는 그 성능이 Shannon이 제시하는 이론적 한계 값에 근사하기 때문에 많은 관심을 받고 있다. 그러나 계산상의 복잡함과 많은 메모리를 요구한다는 단점이 있고 이를 보완할 수 있는 Log-MAP, Max-Log-MAP, SOVA, sliding window 알고리즘 등이 제안되었다. 본 논문에서는 turbo복호 알고리즘을 부동 소수점 연산과 고정 소수점 연산을 이용하여 구현하였을 때 성능을 해석하였다. 그리고 Log-MAP 알고리즘의 성능에 근사하는 효율적인 고정 소수점 구현 방법을 제안하였다. 이 방법을 Log-MAP과 sliding window 알고리즘에 적용하여 성능을 분석하였다.

• ETRI Journal
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• 제30권1호
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• pp.113-128
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• 2008

Turbo codes are extensively used in current communications standards and have a promising outlook for future generations. The advantages of software defined radio, especially dynamic reconfiguration, make it very attractive in this multi-standard scenario. However, the complex and power consuming implementation of the maximum a posteriori (MAP) algorithm, employed by turbo decoders, sets hurdles to this goal. This work introduces an ASIP architecture for the MAP algorithm, based on a dual-clustered VLIW processor. It displays the good performance of application specific designs along with the versatility of processors, which makes it compliant with leading edge standards. The machine deals with multi-operand instructions in an innovative way, the fetching and assertion of data is serialized and the addressing is automatized and transparent for the programmer. The performance-area trade-off of the proposed architecture achieves a throughput of 8 cycles per symbol with very low power dissipation.