• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.382-385
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• 2011

최근 유비쿼터스 컴퓨팅의 핵심 기술인 센서 네트워크 기술이 각광을 받으면서 다양한 종류의 센서 노드로 구성된 센서 네트워크에 대한 연구가 활발히 진행되고 있다. 센서 네트워크에서 센서 노드를 디자인할 때 중요한 고려사항 중 하나가 제한된 자원을 가진 센서 네트워크에서 주어진 에너지 소모를 최소화 하여서 네트워크 수명을 연장하는 것이다. 본 논문에서는 센서 노드의 에너지 소모를 줄이기 위해 2계층 클러스터 구조를 사용한 라우팅 프로토콜을 제안한다. 1계층에서는 기존의 LEACH 기반 라우팅 프로토콜을 그대로 사용하며, 2계층에서 효율적인 사용을 위해 데이터의 값의 비교판단으로 송신 여부를 결정함으로서 불필요한 에너지 소모를 줄일 수 있다.

• 대한임베디드공학회논문지
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• 제15권5호
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• pp.215-225
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• 2020

Light detection and ranging (LiDAR) sensors detect the distance of the surrounding environment and objects. Conventional LiDAR sensors require a certain amount of a power because they detect objects by transmitting lasers at a regular interval depending on a constant resolution. The constant power consumption from operating multiple LiDAR sensors is detrimental to autonomous and electric vehicles using battery power. In this paper, we propose two algorithms that improve the inefficient power consumption during the constant operation of LiDAR sensors. LiDAR sensors with algorithms efficiently reduce the power consumption in two ways: (a) controlling the resolution to vary the laser transmission period (T_P) of a laser diode (LD) depending on the vehicle's speed and (b) reducing the static power consumption using a sleep mode depending on the surrounding environment. A proposed LiDAR sensor with a resolution control algorithm reduces the power consumption of the LD by 6.92% to 32.43% depending on the vehicle's speed, compared to the maximum number of laser transmissions (N_x·max). The sleep mode with a surrounding environment-sensing algorithm reduces the power consumption by 61.09%. The proposed LiDAR sensor has a risk factor for 4-cycles that does not detect objects in the sleep mode, but we consider it to be negligible because it immediately switches to an active mode when a change in surrounding conditions occurs. The proposed LiDAR sensor was tested on a commercial processor chip with the algorithm controlling the resolution according to the vehicle's speed and the surrounding environment.

• 자원ㆍ환경경제연구
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• 제23권2호
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• pp.349-364
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• 2014

본 연구에서는 제조업종의 전력소비와 생산활동 간 인과관계를 분석하기 위해 1985년~2011년 동안의 업종별 연간 전력소비량과 실질부가가치 자료를 이용하여 단위근검정, 공적분검정, 오차수정모형을 통해 시계열분석을 수행하였다. 연구결과 제조업 전체적으로 양방향의 인과관계가 존재하는 것으로 나타났다. 업종별 특성에 따라 구분하여 도출한 인과관계에서도 전력비다소비업종, 고부가가치업종, 저부가가치업종에서는 전력소비와 생산활동 간에 양방향의 인과관계가 존재하는 것으로 나타났다. 다만 전력다소비업종의 경우 전력소비에서 생산활동으로의 단방향 인과관계가 발견되었다. 이러한 결과는 전력수요관리정책은 효율개선을 우선적으로 추진하여 생산활동에 미치는 부정적인 영향을 최소화해야 하고, 증가하는 전력수요를 안정적으로 충족하기 위한 전력공급체계를 구축할 필요가 있음을 보여준다.

• 센서학회지
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• 제23권2호
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• pp.87-93
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• 2014

In this paper, we propose a block-based low-power complementary metal oxide semiconductor (CMOS) image sensor (CIS) with a simple pixel structure for power efficiency. This method, which uses an additional computation circuit, makes it possible to reduce the power consumption of the pixel array. In addition, the computation circuit for a block-based CIS is very flexible for various types of pixel structures. The proposed CIS was designed and fabricated using a standard CMOS 0.18 ${\mu}m$ process, and the performance of the fabricated chip was evaluated. From a resultant image, the proposed block-based CIS can calculate a differing contrast in the block and control the operating voltage of the unit blocks. Finally, we confirmed that the power consumption in the proposed CIS with a simple pixel structure can be reduced.

• 대한전자공학회논문지SD
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• 제40권5호
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• pp.361-368
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• 2003

저전력 파이프라인 병렬 누적기를 사용한 새로운 고속 직접 디지털 주파수 합성기가 제안되었다. 제안된 파이프라인 병렬 누적기는 속도 향상과 전력 소모 감소를 위하여 파이프라인과 병렬 기법 모두를 사용한다. 같은 처리 속도를 가지는 4 파이프라인 누적기와 4 병렬 누적기에 비하여 2 파이프라인 2 병렬 누적기는 66%와 69%의 전력만을 소모한다 제안된 누적기는 더 낮은 클럭 주파수에서 더 작은 면적과 더 적은 전력을 소모하면서 같은 속도를 얻을 수 있다. 3.3V전원의 0.35um CMOS 공정을 사용하여 모든 회로의 모의 실험과 제작이 수행되었다.

• ETRI Journal
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• 제33권4호
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• pp.611-620
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• 2011

Since card-type one-time password (OTP) generators became available, power and area consumption has been one of the main issues of hardware OTPs. Because relatively smaller batteries and smaller chip areas are available for this type of OTP compared to existing token-type OTPs, it is necessary to implement power-efficient and compact dedicated OTP hardware modules. In this paper, we design and implement a low-power small-area hardware OTP generator based on the Advanced Encryption Standard (AES). First, we implement a prototype AES hardware module using a 350 nm process to verify the effectiveness of our optimization techniques for the SubBytes transform and data storage. Next, we apply the optimized AES to a real-world OTP hardware module which is implemented using a 180 nm process. Our experimental results show the power consumption of our OTP module using the new AES implementation is only 49.4% and 15.0% of those of an HOTP and software-based OTP, respectively.

• 전기전자학회논문지
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• 제22권3호
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• pp.842-845
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• 2018

본 논문에서는 열전에너지 하베스팅에 의해 구동되는 센서 회로를 저전력으로 동작시킬 수 있는 방법을 제안하였다. 본 논문에서 사용되는 열전소자를 이용하면 에너지 하베스팅 회로에서 8uA의 전류를 얻을 수 있다. 그러나 구동하려고 하는 센서의 전류 소비는 이보다 훨씬 크기 때문에, 본 논문에서는 하드웨어 방법으로 power gating scheme을 이용한 저전력 구동과 소프트웨어적으로 active/sleep control scheme을 이용한 저전력 구동 방법을 센서 회로에 적용하여 센서 회로의 전류 소비를 감소시킬 수 있음을 보였다. 먼저 하드웨어 power gating scheme을 사용할 때에는 파워 게이트의 Toff/Ton의 비를 22보다 더 크게 하면, 센서 회로의 전류 소비가 8uA 이하로 줄어드는 것을 확인하였다. 또한 소프트웨어 기반의 active/sleep control scheme에 의한 저전력 구동에서는 Tslp/Tact의 비를 3 이상으로 설정해주면 전류 소비를 8uA 이하로 줄일 수 있음을 확인하였다. 본 논문에서의 결과는 열전에너지 하베스팅에 의해서 구동되는 다양한 센서 회로 설계 및 구현에 도움이 될 것으로 생각된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권2호
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• pp.294-301
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• 2017

This paper presents a low power ${\Sigma}{\Delta}$ modulator for an implantable chip to acquire a bio-signal such as EEG, DBS, and EMG. In order to reduce a power consumption of the proposed fourth order modulator, two op-amps utilized for the first two integrators are reconfigured to drive the second two integrators. The KT/C noise reduction circuit in the first two integrators is employed to enhance SNR of the modulator. The proposed circuit was fabricated in a 0.18 um CMOS n-well 1 poly 6 metal process with the active chip core area of $900um{\times}800um$ and the power consumption of 830 uW. Measurement results were demonstrated to be SNDR of 76 dB, DR of 77 dB, ENOB of 12.3 bit at the input frequency of 250 Hz and the clock frequency of 256 kHz. FOM1 and FOM2 were measured to be 41 pJ/step and 142.4 dB, respectively.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.326-332
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• 2017

A switched VCO-based UWB transmitter for 3-5 GHz is implemented using $0.18{\mu}m$ CMOS technology. Using RF switch and timing control of DPGs, the uniform RF power and low power consumption are possible regardless of carrier frequency. And gate control of RF switch enables the undesired side lobe rejection sufficiently. The measured pulse width is tunable from 0.5 to 2 ns. The measured energy efficiency per pulse is 4.08% and the power consumption is 0.6 mW at 10 Mbps without the buffer amplifier.

• 대한임베디드공학회논문지
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• 제10권3호
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• pp.151-156
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• 2015

Recently, an embedded flash memory has been widely used for the Internet of Things(IoT). Due to its nonvolatility, economical feasibility, stability, low power usage, and fast speed. With respect to power consumption, the embedded memory system must consider the most significant design factor. The objective of this research is to design high performance and low power NAND flash memory architecture including a dual buffer as a replacement for NOR flash. Simulation shows that the proposed NAND flash system can achieve better performance than a conventional NOR flash memory. Furthermore, the average memory access time of the proposed system is better that of other buffer systems with three times more space. The use of a small buffer results in a significant reduction in power consumption.