• KSII Transactions on Internet and Information Systems (TIIS)
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• 제9권2호
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• pp.637-658
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• 2015

The development of multimedia applications has followed the development of high-speed networks. By improving the performance of mobile devices, it is possible to provide high-transfer-speed broadband and seamless mobile multicasting services between indoor and outdoor environments. Multicasting services support efficient group communications. However, mobile multicasting services have two constraints: tunnel convergence and handoff latency. In order to solve these problems, many protocols and handoff methods have been studied. In this paper, we propose inter local mobility anchor (inter-LMA) optimized handoff model for mobile multicasting services in proxy mobility IPv6 based (PMIPv6-based) networks. The proposed model removes the tunnel convergence issue and reduces the router processing costs. Further, it the proposed model allows for the execution of fast handoff operations with adaptive transmission mechanisms. In addition, the proposed scheme exhibits low packet delivery costs and handoff latency in comparison with existing schemes and ensures fast handoff when moving the inter-LMA domain.

• 한국멀티미디어학회논문지
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• 제14권1호
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• pp.94-102
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• 2011

JPEG2000 시스템에서 요구하는 메모리의 크기와 대역폭을 감소시키기 위하여 본 논문은 약간의 화질 손실이 있는 새로운 임베디드 압축(Embedded Compression) 알고리즘을 제안한다. 또한, 메모리 내의 압축된 데이터에 임의 접근성(Random Accessibility)과 짧은 지연 시간(Latency)을 보장하기 위해서 매우 단순하면서도 효율적인 하다마드(Hadamard) 변환 기반의 부호화 방식을 제안한다. JPEG2000 표준안의 알고리즘에 변경을 주지 않고, 제안한 EC 알고리즘을 통해 LL 임시 메모리의 크기와 코드블록 메모리의 크기를 약 2 배로 줄이며, 약 52~73%의 메모리 대역폭을 감소시킬 수 있다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권1호
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• pp.79-95
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• 2016

In order to improve the Quality-of-Service (QoS) of latency sensitive applications in next-generation cellular networks, multi-path is adopted to transmit packet stream in real-time to achieve high-quality video transmission in heterogeneous wireless networks. However, multi-path also introduces two important challenges: out-of-order issue and reordering delay. In this paper, we propose a new architecture based on Software Defined Network (SDN) for flow aggregation and flow splitting, and then design a Multiple Access Radio Scheduling (MARS) scheme based on relative Round-Trip Time (RTT) measurement. The QoS metrics including end-to-end delay, throughput and the packet out-of-order problem at the receiver have been investigated using the extensive simulation experiments. The performance results show that this SDN architecture coupled with the proposed MARS scheme can reduce the end-to-end delay and the reordering delay time caused by packet out-of-order as well as achieve a better throughput than the existing SMOS and Round-Robin algorithms.

• International Journal of Internet, Broadcasting and Communication
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• 제10권4호
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• pp.6-11
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• 2018

As embedded memory technology evolves, the traditional Static Random Access Memory (SRAM) technology has reached the end of development. For deepening the manufacturing process technology, the next generation memory technology is highly required because of the exponentially increasing leakage current of SRAM. Non-volatile memories such as STT-MRAM (Spin Torque Transfer Magnetic Random Access Memory), PCM (Phase Change Memory) are good candidates for replacing SRAM technology in embedded memory systems. They have many advanced characteristics in the perspective of power consumption, leakage power, size (density) and latency. Nonetheless, nonvolatile memories have two major problems that hinder their use it the next-generation memory. First, the lifetime of the nonvolatile memory cell is limited by the number of write operations. Next, the write operation consumes more latency and power than the same size of the read operation.These disadvantages can be solved using the compiler. The disadvantage of non-volatile memory is in write operations. Therefore, when the compiler decides the layout of the data, it is solved by optimizing the write operation to allocate a lot of data to the SRAM. This study provides insights into how these compiler and architectural designs can be developed.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.856-859
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• 2002

This paper proposes a high-performance VLSl architecture using distributed arithmetic for higher-order FIR filters with complex coefficients. For the purpose of realizing high sampling rate with small latency in high-order filters, we apply distributed arithmetic[1］. Moreover, in order to decrease drastically the power dissipation, the structure applying not ROM's but optimum function circuits which we have previously proposed, is utilized［2]［3］. However, this structure increases in the number of adders as compared to the conventional structure applying ROM's. In order to realize a more effective method for further higher-order filter, we propose newly an implementation applying two methods which have large effects on the unit using the adders. First , we propose an implementation applying SFAs(Serial Full Adders) and SFSs(Serial Full Subtractors). Second, we propose a structure applying proposed 4-2 adders. Finally, it is shown that the proposed architecture is an effective way to realize low power dissipation and small latency while the sampling rate is kept constant for further higher-order filters with complex coefficients.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제12권3호
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• pp.1002-1015
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• 2018

The advent of Internet of Things (IoT) and the evident inadequacy of Cloud networks concerning management of numerous end nodes have brought about a shift of paradigm giving birth to Fog computing. Fog computing is an extension of Cloud computing that extends Cloud resources at the edge of the network, closer to the user. Cloud computing has become one of the essential needs of people over the Internet but with the emerging concept of IoT, traditional Clouds seem inadequate. IoT entails extremely low latency and for that, the Cloud servers that are distant and unknown to the user appear to be unsuitable. With the help of Fog computing, the Fog devices installed would be closer to the user that will provide an immediate storage for the frequently needed data. This paper discusses data migration between different storage types especially between Cloud devices and then presents a mechanism to migrate data between Cloud and Fog Layer. We call this mechanism Adaptive Deadline-Aware Scheme (ADAS) for Data migration between Cloud and Fog. We will demonstrate that we can access and process latency sensitive "hot" data through the proposed ADAS more efficiently than with a traditional Cloud setup.

• 융합보안논문지
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• 제20권3호
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• pp.71-78
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• 2020

비트코인에 기반한 블록체인 기술은 익명성이 있는 스마트 계약, 저렴한 송금, 온라인 거래 등을 가능하게 하는 하부구조를 제시하고 있다. 하지만, 비트코인을 구현하는 블록체인 기술은 처리량과 지연시간 간의 트레이드오프 관계에 있는 확장가능성 제한을 갖고 있다. 이러한 문제를 해결하기 위한 비잔틴 고장 감내 기반 블록체인 기술이 제안되었다. 이 기법은 리더를 선출하고 리더에 의해 기존 블록 내에 작업증명을 포함하지 않는 많은 마이크로 블록을 구성하여 지연시간 증가 없이 처리량을 향상시켰다. 하지만 이 기법은 리더를 선출하는 부분에서 기존 기법보다 보안성이 떨어질 수 있다. 본 논문에서는 마이크로 블록기술과 병행수행 기법을 통해 블록체인 기술의 확장가능성을 위한 기법을 제안한다. 하나의 마이크로 블록 내에는 여러 개의 거래에 대한 정보가 있다.

• 한국전자통신학회논문지
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• 제4권1호
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• pp.20-24
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• 2009

센서 노드는 제한된 에너지를 가지고 동작한다. 대부분의 경우에, 에너지가 고간된 배터리를 교체하거나 재충전하는 것은 바람직하지 않거나 불가능하다. 따라서 MAC프로토콜 디자인에서 에너지 소모를 줄이는 것은 매우 중요한 문제 중 하나이다. 하지만, 센서 응용이 지연에 민감할 경우, 지연이 매우 중요한 요소이고, 이 지연은 에너지 소비와 트레이드오프하게 된다. 따라서 본 논문에서는 에너지 소모를 줄이고, 낮은 지연을 얻을 수 있는 MAC프로토콜을 제안한다. 이 프로토콜은 DSMAC을 기반으로, 동적으로 경로 사이의 상대적인 buffer의 패킷의 양에 따라서 duty cycle를 변경하게 된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.161-162
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• 2011

최근 초경량 비디오 압축 기술로써 분산 비디오 복호화가 많은 주목을 받고 있다. 하지만 분산 비디오 복호화 전체 과정 중 피드백 채널을 이용한 패리티 비트 량 제어 방식이 복호화 시간증가의 원인이 되고 있다. 시간적 공간적 상관성이 높은 영상의 특성은 프레임 별 동일 위치 LDPCA프레임의 패리티 비트 요구량에 동일하게 적용할 수 있다. 본 논문에서는 프레임간 적응적인 연산을 통해 패리티 비트 요구량을 예측하여 복호화 시간을 줄이는 방식을 제안한다. 제안 방식을 사용한 경우 패리티 비트 요구량을 예측을 하지 않을 때보다 평균 80%의 시간을 단축함을 보인다.

• 정보처리학회논문지A
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• 제9A권1호
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• pp.93-98
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• 2002

본 논문에서는 하드디스크 드라이브 읽기 채널용 아날로그/디지털 변환기를 설계하였다. 본 회로는 고속 저에러율 비교 동작이 가능한 빠른 regenerative autozero 비교기에 기반을 두고 있고, 아키텍쳐에 Double Speed Dual ADC(DADA) 방식을 사용하여 전체 A/D 변환기의 속도를 효과적으로 향상시켰다. 또한 autozero 구조에 적합한 새로운 타입의 thermometer-to-binary 디코더를 사용하여 글리치를 제거하였고 기존의 구조를 보다 최적화시켰다. 이 ADC는 6-bit, 해상도, msample/s 최대 변환속도로 설계되었으며, 390mW 전력 소모와 한 클럭주기의 latency를 가진다. 설계에 0.65m CMOS 공정을 사용하였다.