• 대한전자공학회논문지SD
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• 제49권2호
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• pp.47-55
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• 2012

본 논문에서는 능동-가중치 전하 샘플링을 이용하는 고차의 시간상 이동평균 필터가 제안된다. 샘플링되는 전하의 비율을 바꾸기 위해서 가변 트랜스컨덕턴스 증폭기(variable transconductance OTA)가 전하 샘플러 앞단에 사용되며, 전하의 비율은 OTA의 제어 트랜지스터들을 스위칭하여 효과적으로 변하게 된다. 그 결과, 능동-가중치 샘플링을 이용하는 고차의 시간상 이동평균 연산이 가능해진다. 또한, OTA의 트랜스컨덕턴스는 제어 트랜지스터들의 크기를 통해 비율이 조절되므로 비교적 정확하며 공정 변화에 안정적이다. 고차의 시간상 이동평균 필터는 소수의 스위치와 샘플링 커패시터를 사용하므로 작은 크기와 높은 전압 이득을 가지며 기생 성분의 발생을 줄일 수 있다. 제안된 고차의 시간상 이동평균은 2차-2입력 시간상 이동평균 (TMA-$2^2$) 필터로 TSMC $0.18-{\mu}m$ CMOS 공정을 이용하여 구현되었다. 설계된 필터의 전압 이득은 약 16.7 dB이며 P1dB와 IIP3는 각각 -32.5 dBm과 -23.7 dBm으로 시뮬레이션된다. 출력 버퍼를 포함한 전체 직류 전류 소모는 약 9.7 mA이다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.60-68
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• 2008

본 논문에서는 10비트 해상도를 가지면서 0.5V부터 1.2V까지의 전원 전압에서 10MS/s 이상 100MS/s 까지 재구성이 가능한 저전력 2단 파이프라인 ADC를 제안한다. 제안하는 ADC는 0.5V의 전원 전압 조건에서도 10비트 해상도를 얻기 위해 입력단 SHA 회로에는 낮은 문턱 전압을 가지는 소자를 사용한 게이트-부트스트래핑 기법 기반의 샘플링 스위치를 사용하였으며, SHA 회로와 MDAC 회로에 사용된 증폭기에도 넓은 대역폭을 얻기 위해 입력단에는 낮은 문턱 전압을 가지는 소자를 사용하였다. 또한 온-칩으로 집적된 조정 가능한 기준 전류 발생기는 10비트의 해상도를 가지고, 넓은 영역의 전원 전압에서 동작할 수 있도록 증폭기의 정적 및 동적 성능을 최적화시킨다. MDAC 회로에는 커패시터 열의 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 전 방향 대칭 구조의 레이아웃 기법을 제안하였다. 한편, flash ADC 회로 블록에는 비교기에서 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 시제품 ADC는 0.13um CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.35LSB 및 0.49LSB 수준을 보인다. 또한, 0.8V의 전원 전압 60MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56.0dB, 69.6dB이고, 19.2mW의 전력을 소모하며, ADC의 칩 면적은 $0.98mm^2$이다.

• 한국정보과학회논문지:시스템및이론
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• 제34권8호
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• pp.367-376
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• 2007

본 논문은 dynamic voltage scaling (DVS)를 지원하는 휴대장치를 대상으로 하여 응용프로그램 특성에 따라 실행 중에 전력관리 기법이 다르게 적용되는 적응형 전력관리 기법에 대하여 소개한다. 본 논문의 전력관리 기법은 멀티태스킹 시스템에서 실행되는 soft real-time 프로그램의 memory subsystem 과 프로세서의 실행 시간(run time) 및 유휴 시간(idle time)을 고려하여 프로그램 실행 중에 최적의 DVS가 적용될 수 있도록 하여 전력을 관리한다. 세부적인 전력 및 실행시간 프로파일 정보를 이용할 수 있도록 adaptive power manager(APM)를 개발하여 운영체제에 연동시켰고, Post-pass 최적화기는 APM을 위한 적응형 API를 프로그램의 실행이미지에 삽입하여 실행 중 DVS가 적용되는 코드영역을 표시한다. APM은 프로그램 실행 중에 cache miss 수 등을 측정하는 CPU의 pertormance counter들을 관찰한다. Performance counter들의 값을 바탕으로 CPU와 memory 중심의 코드 영역을 구분하여 프로세서의 유휴 시간에 대한 분석을 수행하고, 표시된 코드영역들에 대한 최적정 전압과 동작 클락을 결정하여 시스템에 반영한다. 제안하는 기법의 효과를 보이기 위하여 Intel의 XScale 프로세서 상에서 동작하는 Windows CE에 본 기법을 구현하였고, 실험을 통하여 본 논문에서 제시하는 기법이 영상이나 음성 데이타를 해독하는 프로그램과 같이 정기적으로 비슷한 일을 수행하는 프로그램에서 효과적임을 알 수 있었다. 실험 결과 본 기법으로 유휴시간에 프로세서를 저전력모드로 바꾸는 기존의 고전적인 전력 관리 기법보다 전체 시스템 전력 소모를 9% 더 절약할 수 있었다. 위성영상과 DEM 개발기술이 87% 이상의 점수를 받아 가장 시장성 및 활용성이 높은 기술로 평가되었으며, 초다분광영상에 대한 기술은 70%를 겨우 넘는 수준에서 평가가 되었다. 멀티센서 공간영상정보 통합처리 기술 개발은 다목적 실용위성의 보유, 국가 NGIS 사업의 결과물이 상당히 축척이 되어 있고, 라이다(LiDAR) 기술의 도입을 위한 환경이 조성되었기에 다른 국가에 비해 멀티센서 기술의 적용과 산업화가 가시화 될 수 있을 것으로 기대된다. 그러나 멀티센서 자료의 수급이 용이하지 못하고, 법 제도적인 한계, 시장의 성숙도가 기대이하라는 점 등의 한계를 노정하고 있다.a var. sieboldii 3. Pinus densiflora, Q. aliena, Q. acutissima, P. thunbergii, Q. acuta 4. Carpinus laxiflora, Camellia japonicas. C. tschonoskii community의 5개 그룹으로 나타났다. 하류의 부착돌말류는 상대적으로 양호한 수질을 가지고 있는 정점 1에서 다양한 생물상을, 탄천의 영향을 받는 정점 2는 상대적으로 수질이 악화되어 호오염성 종들이 높은 분포를 나타내고 있었다. 또한 부착돌말류 중 Cymbella minuta는 다른 부착돌말류에 비해 강한 오염지표성을 나타내고 있었다.p=0.000, $4.76{\pm}3.31$ vs $1.29{\pm}0.92$, p=0.000). 골전이 병소의 발생부위는 척추골이 가장 많았으며, 골반골, 늑골, 두개골, 흉골, 견갑골, 대퇴골, 쇄골, 상완골 순서였다. 두개골 전이병소에 SUVmax가 가장 높은 값을 나타내었으며, 늑골의 SUVrel가 가장 높은 값을 나타내었다. 경화성 골전이 병소가 다른 형태의 골전이

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.77-85
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• 2008

본 논문에서는 TFT-LCD 디스플레이 및 디지털 TV 시스템 응용과 같이 고속으로 동작하며 고해상도, 저전력 및 소면적을 동시에 요구하는 고화질 영상시스템 응용을 위한 12비트 130MS/s 108mW $1.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리 속도에서 전력 소모 및 면적을 최적화하였다. 입력단 SHA 회로에는 Nyquist 입력에서도 12비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 12비트에 필요한 높은 DC 전압 이득과 충분한 위상 여유를 갖도록 하였으며, MDAC의 커패시터 열에는 높은 소자 매칭을 얻기 위하여 각각의 커패시터 주위를 공정에서 제공하는 모든 금속선으로 둘러싸는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 한편, 제안하는 ADC에는 전원 전압 및 온도에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.69LSB, 2.12LSB의 수준을 보이며, 동적 성능으로는 120MS/s와 130MS/s의 동작 속도에서 각각 최대 53dB, 51dB의 SNDR과 68dB, 66dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.8V 전원 전압과 130MS/s에서 108mW이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.