• 전자공학회논문지
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• 제49권10호
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• pp.91-101
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• 2012

개인 유전정보 또는 대용량 DNA 저장 정보의 보호와 GMO(Genetically Modified Organism) 저작권 보호를 위하여 DNA 서열 워터마킹 연구가 필요하다. 기존 멀티미디어 데이터 워터마킹에서는 강인성 및 비가시성에 대한 성능이 우수한 DCT, DWT, FMT(Fourer-Mellin transform) 등 주파수 기반으로 설계되어졌다. 그러나 부호 영역 서열의 주파수 기반 워터마킹은 아미노산 보존성을 유지하면서 변환 및 역변환을 수행하여야 하므로, 워터마크 삽입에 대한 상당한 제약을 가진다. 따라서 본 논문에서는 변이 강인성, 아미노산 보존성 및 보안성을 가지는 부호 영역 서열의 Lifting 기반 DWT 변환 계수를 이용한 워터마킹을 제안하며, 주파수 기반 DNA 서열 워터마킹에 대한 가능성을 제기한다. 실험 결과로부터 제안한 방법이 10%의 포인트 변이와 5%의 삽입 및 삭제 변이에 대한 강인성을 가지며, 아미노산 보존성 및 보안성을 가짐을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.97-104
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• 2004

본 논문은 JPEG2000의 손실 압축 또는 무손실 압축에 사용되어지는 9-7/5-3 리프팅 DWT필터에 대한 효율적인 VLSI 구조를 제안한다. 제안된 구조는 리프팅 DWT 연산을 위해 내부 라인 메모리만을 사용하며, 내부 처리 유닛은 1개의 곱셈기와 1개의 덧셈기의 임계경로를 갖는다. 특히 본 논문에서는 처리유닛의 수를 감소하기 위해 1레벨의 열방향을 담당하는 필터로 하여금 2레벨 이상의 행방향과 열방향 연산 모두를 처리하도록 하였다. 결과적으로 제안된 구조는 기존의 구조에 비해 작은 하드웨어 크기를 갖는다. 제안된 리프팅 DWT구조는 RTL 수준에서 VHDL로 모델링되었으며, 기능 검증 후 Altera APEX 20K FPGA로 구현되었다.

• 방송공학회논문지
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• 제6권1호
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• pp.32-40
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• 2001

본 논문에서는 최근 제정된 국제 영상압축 표준안인 JPEG2000 시스템에 쉽게 내장할 수 있는 새로운 디지털 워터마킹 방법 을 제안한다. 웨이블릿 변환 후 워터마크를 삽입하는 기존 웨이블킷 변환 기반 워터마킹 방식들과는 달리. 제안된 방식은 웨이블 릿 변환을 위한 lifting 과정 중에 발생된 변환 계수 값에 워터마크를 삽입하는 방식이다. 제안된 방식은 워터마크가 삽입될 계수 의 주파수 성분을 사용자가 선택할 수 있기 때문에 압축을 위한 웨이블릿 변환 필터군이 노출된 경우에도 삽입된 워터마크를 제 거 또는 변형하기가 쉽지 않다는 특성을 가지고 있다. 시뮬레이션을 통해, 제안된 방법이 각종 공격에 강인하며, 웨이블릿 변환 후 워터마크를 삽입하는 기존 웨이블릿 변환 기반 워터마킹 방식에 비해 보다 안전한 방식임을 보였다

• 한국통신학회논문지
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• 제37A권11호
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• pp.993-1000
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• 2012

본 논문에서는 리프팅 기반의 하드웨어 효율이 100%가 되는 2차원 이산 웨이블릿 변환 필터 구조를 제안한다. 전체구조는 (9,7) 필터를 적용하였으며, 필터의 길이에 따라 확장 및 축소가 가능하다. 본 연구에서 제안하는 새로운 스케줄링은 블록기반으로 수행하며 하위 레벨을 수행할 조건이 충족되면 바로 해당레벨을 수행하므로 중간 값을 저장해야 하는 시간이 짧아지며, 따라서 이를 위한 레지스터 양을 최소화할 수 있다. 제안된 스케줄링에 맞는 입력을 조절하기 위해 그에 적절한 DFC(Data Format Converter)와 DCU(Delay Control Unit)구조를 설계하였다. 입력 영상이 $N{\times}N$이고 m을 필터 길이라고 할 때, 필요한 저장공간은 2mN이다. 인접한 4개의 데이터를 동시에 입력 받아 동시에 행 방향과 열 방향 DWT를 수행하므로 J가 분해 레벨이라고 할 때 총 $N^2(1-2^{-2J})/3$ 사이클이 소요된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.515-518
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• 2000

디지털 워터마킹(Digital Watermarking)은 디지털 미디어 창작물에 대해 불법적인 사용과 인위적인 조작으로부터 소유권과 저작권을 보호하기 위하여 입증 가능한 정보(워터마크)를 사람이 인지하지 못하도록 삽입하는 기술이다. 본 논문에서는 JPEG 2000에서 지원하는 Daubechies 9/7 필터를 이용한 lifting 기반의 DWT(Discrete Wavelet Transform) 중간에 임의의 파라메터를 추가한 lifting 단계를 구성하여 이 부분에 워터마크를 삽입한 후, 다양한 신호처리 왜곡을 가하여 제안한 방법의 성능을 평가하였다. 실험은 8-bit 512×512크기의 영상을 사용하였으며, 무작위로 발생시킨 1과-1을 워터마크 신호로 하여 DWT 시 추가한 lifting 단계에서의 임의의 파라메터 값과 워터마크를 삽입할 각 웨이블릿 변환의 해상도 레벨을 조절해 가면서 선택한 웨이블릿 계수값에 무작위로 발생시킨 워터마크 신호를 삽입하였다. 실험 결과 영상의 일반적인 변형(압축, 필터링 등)에 대해서 제안한 방법의 워터마킹 기법의 성능이 전반적으로 강인함을 확인하였다.

• 전자공학회논문지
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• 제50권1호
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• pp.157-165
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• 2013

본 논문에서는 리프팅 기반 일차원 (9,7) 이산 웨이블렛 변환(Discrete Wavelet Transform, DWT) 필터에 대한 효율적인 디지트 시리얼 VLSI 구조를 제안하였다. 제안한 구조는 연산을 디지트 단위로 처리하여 하드웨어 자원 소모량을 줄이고 승산기를 단순한 쉬프트와 덧셈 연산으로 대체하여 하드웨어를 최소화하였다. 적절한 데이터 비트할당을 위하여 PSNR을 분석하였고 이에 따라 입 출력 및 내부 데이터에 대한 비트를 정하였다. recursive folding 방식의 스케줄링을 적용할 때에 피드백에 의한 데이터 레이턴시로 인한 성능저하가 되지 않도록 설계하였다. 제안된 구조는 디지트 시리얼 구조를 통해 적은 하드웨어 자원을 사용하면서 100% 하드웨어 효율을 유지할 수 있도록 설계함으로써 하드웨어 비용과 성능을 동시에 고려하였다. 제안된 구조는 VerilogHDL로 모델링 하여 검증하였고 Synopsys사의 Design Compiler로 동부하이텍 0.18um 표준 셀 라이브러리를 사용하여 합성하였으며 2 input NAND 게이트 기준 3,770개의 게이트 수와 최대 동작주파수 330MHz의 결과를 얻었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.687-688
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• 2006

This paper presents implementation of the lifting based DWT processor interface which the process of JPEG2000. The proposed architecture uses Excalibur device produced Altera. This study describes CIS(CMOS Image Sensor), DMA(Direct Memory Access) and DWT control logic

• 한국멀티미디어학회논문지
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• 제15권1호
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• pp.81-86
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• 2012

본 논문은 하드웨어 곱셈 연산을 최적화 한 리프팅 기반의 9/7 웨이블릿 필터의 VLSI 구조를 제안한다. 제안하는 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기법과 달리 웨이블릿 계수에 패턴 탐색 기법의 Lef$\grave{e}$vre 알고리즘을 적용하였으며, MCM(Multiple constant multiplication)과 폴딩 방식을 9/7 DWT 필터에 적용하여 효율적으로 하드웨어 설계가 이루어 질수 있도록 제안하였다. 이러한 구조는 하드웨어 자원을 100% 활용하는 이점을 지니며, 이전의 성능에 비해 화질 열화 없이 단순한 하드웨어 구조, 속도, 면적, 전력소모 측면에서 효율적이다. 비교 실험을 위해 Verilog HDL을 통해 구현하였으며, $0.18{\mu}m$ CMOS 공정의 스탠다드 셀을 이용하여 합성하였다. 제안한 구조를 기존의 구조와 200MHz의 합성 타겟 클럭 주파수에서 비교하였을 때 면적, 전력소모 측면에서 60.1%, 44.1% 감소하였으며, 이를 통해 이전의 리프팅 기법에 비해 하드웨어 구현에 보다 최적화된 구조임을 보여준다.

• 한국멀티미디어학회논문지
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• 제13권7호
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• pp.943-949
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• 2010

본 논문은 하드웨어 곱셈 연산을 최적화하여 리프팅 기반의 9/7 웨이블릿 필터의 개선된 VLSI의 구조를 제안한다. 제안한 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기반의 웨이블릿 필터와 비교하여 화질의 열화 없이 보다 적은 로직과 전력소모를 갖는다. 본 논문은 Pattern search 기반의 Lefevre 알고리즘을 이용하여 하드웨어 구조를 개선한다. 제안한 구조는 범용의 곱셈기를 단순한 shift-add 연산으로 대체하여 하드웨어 구현을 단순하게 하고 계산 속도를 빠르게 한다. 제안한 구조와 기존의 구조를 Verilog HDL을 이용하여 구현하고 비교 실험하였다. 두 구조는 0.18um 디지털 CMOS 공정의 스탠다드 셀을 이용하여 합성된다. 제안한 구조는 200MHz의 합성 타겟 클록 주파수에서 기존의 구조에 비해 면적, 전력소모와 최대 지연시간이 각각 약 51%, 43%와 30%로 감소하였다. 구현 결과를 통해 제안한 구조가 범용의 곱셈기 블록을 사용한 기존의 구조보다 스탠다드 셀을 이용한 ASIC 구현에 보다 적합하다는 것을 보여준다.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.75-84
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• 2004

본 논문에서는 Motion JPEG2000 등의 이산 웨이블릿 기반의 고속 영상처리를 위해서 리프팅 방식의 효율적인 H/W 구조를 제안하였다. 리프팅 내부연산의 반복성을 이용하여 알고리즘 레벨에서 구조적인 사상을 적용하고 데이터 스케줄링을 이용하여 최적화되고 간략화된 리프팅 기반의 필터링 셀의 구조를 제안한다. 이를 바탕으로 (9,7) 및 (5,3) 필터를 모두 수용할 수 있는 리프팅 커널의 구조를 구현하였다. 제안된 리프팅 커널은 일정 대기지연 시간 후에 연속적으로 데이터를 출력할 수 있는 간략화된 구조를 갖고 있다. 시간적인 순서로 입력되는 데이터에 대해서 일정한 출력을 발생할 수 있기 때문에 단순히 H/W를 추가하면 병렬적인 동작을 통해서 높은 출력율을 간단히 얻을 수 있다. 본 논문에서 제안된 리프팅 커널은 ASIC 및 FPGA 환경으로 모두 구현하였는데, ASIC으로는 삼성전자의 0.35㎛ CMOS 라이브러리를 이용하여 구현하였고 FPGA은 Altera사의 APEX을 타겟으로 하였다. ASIC의 경우 리프팅 연산을 위해 41,592개의 게이트 수와 라인 버퍼링을 위한 128Kbit의 메모리를 사용하였으며, FPGA의 경우 6,520개의 LE(Logic Element)와 128개의 ESB(Embedded System Block)을 사용하였다. 각각의 경우에 대해서 125MHz와 52MHz의 속도에서 안정적으로 동작할 수 있었다.