• ETRI Journal
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• 제36권5호
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• pp.876-879
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• 2014

In current NAND flash design, one of the most challenging issues is reducing peak current consumption (peak ICC), as it leads to peak power drop, which can cause malfunctions in NAND flash memory. This paper presents an efficient approach for reducing the peak ICC of the cache program in NAND flash memory - namely, a program Cache Busy Time (tPCBSY) control method. The proposed tPCBSY control method is based on the interesting observation that the array program current (ICC2) is mainly decided by the bit-line bias condition. In the proposed approach, when peak ICC2 becomes larger than a threshold value, which is determined by a cache loop number, cache data cannot be loaded to the cache buffer (CB). On the other hand, when peak ICC2 is smaller than the threshold level, cache data can be loaded to the CB. As a result, the peak ICC of the cache program is reduced by 32% at the least significant bit page and by 15% at the most significant bit page. In addition, the program throughput reaches 20 MB/s in multiplane cache program operation, without restrictions caused by a drop in peak power due to cache program operations in a solid-state drive.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.605-614
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• 2016

We develop a novel SAD circuit for power-efficient H.264 encoding, namely a-SAD. Here, some highest-order MSB's are approximated to single MSB. Our theoretical estimations show that our proposed design simultaneously improves performance and power of SAD circuit, achieving good power efficiency. We decide that the optimal number of approximated MSB's is four under 8-bit YUV-420 format, the largest number not to affect video quality and compression-rate in our video experiments. In logic simulations, our a-SAD circuit shows at least 9.3% smaller critical-path delay compared to existing SAD circuits. We compare power dissipation under iso-throughput scenario, where our a-SAD circuit obtains at least 11.6% power saving compared to other designs. We perform same simulations under two- and three-stage pipelined architecture. Here, our a-SAD circuit delivers significant performance (by 13%) and power (by 17% and 15.8% for two and three stages respectively) improvements.

• 한국인터넷방송통신학회논문지
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• 제9권5호
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• pp.155-161
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• 2009

본 논문은 이미지 픽셀의 픽셀값 차이(Pixel-value Differencing: PVD)와 최하위 비트(Least Significant Bit: LSB) 교체 방법을 이용하여 원본 이미지의 픽셀값 성질에 맞게 적용하여 고용량의 데이터를 이미지에 숨길 수 있는 방법을 제시한다. 기존에 LSB와 PVD 방법에 근거하여 비밀 자료를 숨기고, 숨겨진 자료를 감지할 수 없도록 하기 위해 많은 자료 은닉 방법들이 연구되었다. 두 연속된 픽셀값 차이가 적을 경우에는 부드러운 영역(Smooth Area)에 속하게 되고, 두 픽셀값 차이가 클 경우에는 경계 영역(Edge Area)에 속한 픽셀로 구별되는데, 본 논문에서 제시하는 방법은 이미지의 부드러운 영역과 경계 영역을 감지하여 부드러운 영역에는 LSB 교체 방법을 적용하고, 경계 영역에는 픽셀값 차이를 이용한 방법을 적용하였다. 실험 결과에서는 본 논문에서 제시한 방법이 기존의 LSB교체 기법을 이용하거나 픽셀값 차이를 이용한 자료은닉 방법에 비해 숨길 수 있는 자료량과 스테고 이미지(Stego-image)의 품질 측면에서 우수함을 보이고 있다.

• 정보처리학회논문지C
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• 제9C권1호
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• pp.1-8
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• 2002

디지털 이미지 워터마킹(digital image watermarking)은 이미지 소유자의 정보를 디지털 이미지 속에 삽입시켜 이미지 소유자의 저작권을 보호하는 것을 목적으로 하는 기법이다. 저작권 보호를 위한 디지털 이미지 워터마킹 기법은 기존의 스테가노그라피(steganography)보다 워터마킹 공격에 대한 견고성과 육안적 비구별성을 동시에 추구해야 하고, 워터마킹 알고리즘의 은닉성 대신 키의 은닉성이 보장되어야 하며, 암호학과 마찬가지로 키의 사용으로 허가받지 않은 사용자의 워터마크 검출을 방지할 수 있어야 한다. 본 논문에서는 암호학 함수인 ElGamal함수를 사용하는 워터마킹 기법을 제안한다. 일방향 해쉬 함수를 구현하기 위해 ElGamal일방향 함수와 모듈라 연산을 사용한다. 제안하는 워터마킹 기법은 LSB(least significant bit)공격과 감마 보정 공격에 대해 견고하며 육안적 비구별성(perceptual invisibility)이 높다. 제안하는 워터마킹 기법의 실제 구현 및 실험을 통한 실험 결과를 분석하여 견고성과 육안적 비구별성의 특징을 확인한다 향후 과제로, 키생성을 위한 의사난수성과 비대칭키의 생성을 동시에 달성시키는 알고리즘 연구가 요구된다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.33-38
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• 2009

그룹 CSD 곱셈기는 프로그래머블 곱셈기에 사용되는 곱셈계수의 종류가 미리 정해져있고, 곱셈계수의 수가 많지 않은 FFT와 같은 응용에 효율적으로 사용하기 위해 최근 제안된 곱셈기이다. FFT를 비롯한 많은 DSP 응용의 VLSI 구현에서는 W비트 입력과 W비트 계수와의 곱셈 시 (2W-1)비트로 늘어나는 곱셈 출력 중 일부 비트만을 취하여 다음 연산에 사용한다. 본 논문에서는 워드길이가 W비트인 입력으로부터 W비트를 출력하는 고정길이 그룹 CSD 곱셈기 설계 방법을 제안한다. 양자화 오차를 효율적으로 보상하기 위해 그룹 CSD 곱셈기의 인코딩 신호를 이용하여 에러보상 바이어스를 생성한다. Synopsys 시뮬레이션을 통해 제안된 고정길이 그룹 CSD 곱셈기는 기존의 고정길이 modified Booth 곱셈기와 비교하여 전력소모에서 최대 84%, 면적에서 최대 79%까지 감소시킬 수 있음을 보인다.

• Journal of Information Processing Systems
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• 제13권2호
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• pp.385-399
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• 2017

Nowadays, with the development of signal processing technique, the protection to the integrity and authenticity of images has become a topic of great concern. A blind image authentication technology with high tamper detection accuracy for different common attacks is urgently needed. In this paper, an improved fragile watermarking method based on local binary pattern (LBP) is presented for blind tamper location in images. In this method, a binary watermark is generated by LBP operator which is often utilized in face identification and texture analysis. In order to guarantee the safety of the proposed algorithm, Arnold transform and logistic map are used to scramble the authentication watermark. Then, the least significant bits (LSBs) of original pixels are substituted by the encrypted watermark. Since the authentication data is constructed from the image itself, no original image is needed in tamper detection. The LBP map of watermarked image is compared to the extracted authentication data to determine whether it is tampered or not. In comparison with other state-of-the-art schemes, various experiments prove that the proposed algorithm achieves better performance in forgery detection and location for baleful attacks.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.15-22
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• 2006

본 논문에서는 UWB(Ultra Wide Band)통신시스템을 위한 1.8V 8-bit 500MSPS의 D/A 변환기를 제안한다. 전체적인 D/A 변환기의 구조는 높은 선형성과 낮은 글리치 특성을 갖는 상위 6-MSB(Most Significant Bit) 전류원 매트릭스(Current Cell Matrix)와 하위 2-LSB(Least Significant Bit) 전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계하였다. 또한 동일한 지연시간을 갖는 Thermometer Decoder와 고속 동작에서 전력을 최소화하기 위한 저 전력 스위칭 디코더(Current Switching Decoder Cell)를 제안함으로서 D/A 변환기의 고속 동작에서 성능을 향상시켰다 설계된 DAC는 1.8V의 공급전압을 가지는 TSMC $0.18{\mu}m$ 1-poly 6-metal N-well CMOS 공정으로 제작되었으며, 제작된 D/A 변환기의 측정결과, 매우 우수한 동적성능을 확인하였다. 500MHz 샘플링 클럭 주파수와 50MHz의 출력신호에서 SFDR은 약 49dB, INL과 DNL은 각각 0.9LSB, 0.3LSB 이하로 나타났으며, 이 때의 전력소비는 약 20mW로 기존의 8-bit D/A변환기에 비해 매우 낮음을 확인 할 수 있었다 D/A 변환기의 유효 칩 면적은 $0.63mm^2(900um{\times}700um)$이다.

• 전자공학회논문지
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• 제49권12호
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• pp.156-163
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• 2012

최근 들어 정보은닉기술에 대한 필요성이 많이 증가되고 있으며 국제치안, 군사 그리고 의료영상 등의 분야에서 그 예를 많이 볼 수 있다. 본 논문에서는 한 픽셀의 다수 MSB(MSBs: Most Significant Bits)의 Parity Bit를 이용하여 gray영상에 대해 정보를 은닉하는 방법을 제안한다. 스테가노그라피(Steganography) 분야에서 많은 연구들이 LSB 대체(Substitution), XOR연산을 채용하여 연구되어왔으며 궁극적인 목적은 낮은 복잡도와 높은 은닉용량, 동시에 화질의 저하를 최소화하는 것이다. 하지만 LSB 대체 방법은 높은 은닉용량을 가짐에도 불구하고 너무나 간단한 작업으로 인해 안전하지 못하다. 또한 XOR연산을 이용한 방법들은 픽셀 수 대비 약 75%의 은닉률을 달성하였다. 제안된 방법에서 각 픽셀의 LSB(Least Significant Bit)는 비밀메시지 1비트와 해당 픽셀의 7 MSBs의 Parity Bit와 XOR 연산된다. 제안한 방법은 대칭키 프로토콜의 개념을 스테가노그라피에 적용한 것이며 대칭키를 자기참조에 의해 생성하도록 하였다. 제시한 방법은 기존의 XOR방법들에 비해 은닉률이 25% 높으며 원본 대비 픽셀의 LSB 반전률이 약 6%정도 개선되는 효과를 보였다.

• 대한전자공학회논문지
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• 제27권8호
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• pp.1255-1259
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• 1990

A new ripple analog-to-digital converter (ADC) has been developed. It consists of two parallel ADCs and a switching network. The circuit operates on the analog input signal in two serial steps. First, a coarse conversion is made to determine the most significant bits by the first parallel ADC. The resultant bits control the switching network to connect a series resistor segment, within which the analog signal is contained, to the second parallel ADC. At second step, a fine conversion is made to determine the least significant bits by the second parallel ADC. The circuit requires 2(2\ulcorner\ulcorner1) comparators, 2(2\ulcorner\ulcorner resistors, and 2(2\ulcorner\ulcorner swithches for N-bit resolution.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.1-9
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• 2009

본 논문에서는 디스플레이 시스템을 위한 소면적 12-bit 300MSPS의 D/A 변화기(DAC)를 제안한다. 최근 SoC(System-On-Chip) 경향에 맞는 소면적 DAC를 구현하기 위한 전체적인 구조는 6-MSB(Most Significant Bit) + 6-LSB(Least Significant Bit)의 full matrix 구조로 설계 하였다. 고해상도 동작에 요구되는 output impedance을 만족하는 monitoring bias 구조, 고속 동작 및 소면적 디지털 회로 구성을 위하여 logic과 latch 및 deglitching 역할을 동시에 할 수 있는 self-clocked switching logic을 각각 제안하였다. 설계된 DAC는 Samsung $0.13{\mu}m$ thick gate 1-poly 6-metal N-well CMOS 공정으로 제작되었다. 제작된 DAC의 측정결과 INL (Integrated Non Linearity) / DNL (Differential Non Linearity)은 ${\pm}3LSB$ / ${\pm}1LSB$ 이하로 나타났으며, 300MHz 샘플링 속도와 15MHz의 출력신호에서 SFDR은 약 70dB로 측정되었다. DAC의 유효면적은 $0.26mm^2$ ($510{\mu}m{\times}510{\mu}m$)로 기존의 DAC에 비하여 최대 40% 감소된 초소면적으로 구현되었으며, 최대 전력 소모는 100mW로 측정되었다.