본 논문에서는 스냅백 특성을 개선시키기 위해 일반적인 SCR의 구조적 변경 및 Stack 기술을 적용한 새로운 구조의 ESD 보호회로를 제안한다. 펜타-웰과 더블 트리거를 이용한 구조에 대한 전기적 특성을 분석하고 Stack 구조를 적용해 트리거 전압과 홀딩 전압을 개선하였다. 시뮬레이션을 통한 전자 전류와 총 전류 흐름을 분석 하였다. 이를 통해 레치-업 면역 특성과 우수한 홀딩전압 특성을 확인 하였다. 제안된 ESD 보호회로의 전기적 특성은 TCAD 시뮬레이터를 통해 구조를 형성하고 HBM 모델링을 통해 분석 하였다.
Electrical characteristics of LDMOS power device with LDD(Lightly Doped Drain) structure is studied with variation of the region of channel and LDD. The channel in LDMOSFET encloses a junction-type source and is believed to be an important parameter for determining the circuit operation of CMOS inverter. Two-dimensional TCAD MEDICI simulation is used to study hot-carrier effect, on-resistance Ron, breakdown voltage, and transient switching characteristic. The voltage-transfer characteristics and on-off switching properties are studied as a function of the channel length and doping levels. The digital logic levels of the output and input voltages are analyzed from the transfer curves and circuit operation. Study indicates that drain current significantly depends on the channel length rather than the LDD region, while the switching transient time is almost independent of the channel length. The high and low logic levels of the input voltage showed a strong dependency on the channel length, while the lateral substrate resistance from a latch-up path in the CMOS inverter was comparable to that of a typical CMOS inverter with a guard ring.
본 논문은 추가 기생 바이폴라 BJT로 인해 높은 홀딩전압을 갖는 ESD 보호소자에 Self-Biasing 구조를 추가하여 12V 급 어플리케이션에 적합한 새로운 ESD 보호소자를 제안한다. 제안된 소자의 동작원리와 전기적 특성 검증을 위해 Synopsys사의 TCAD Simulation을 사용하여 current density simulation과 HBM simulation을 수행하였고 추가된 Self-Biasing 구조 동작을 확인하였다. Simulation 결과 제안된 ESD 보호소자는 기존의 ESD 보호소자와 비교하여 높은 수준의 홀딩전압을 갖는 것을 확인하였고 이는 듀얼구조로 인한 높은 면적효율과 12V급 어플리케이션에서 충분한 래치업 면역 특성을 가질 것으로 기대된다.
사출 성형 방법은 금형내부에 가소화된 수지를 높은 압력으로 사출한 후 경화시켜 제품을 만드는 방법으로 자유로운 형상제조가 가능하며 수 만개의 제품생간이 가능한 장점을 가지고 있다. 본 논문에서는 사출성형 해석을 통하여 차량용 도어래치 공정조건을 결정하는 것이다. 적합한 사출성형 공정의 사출 유량을 선정하기 위하여, 사출 시간, 압력, 유동 패턴, 고화영역, 전단응력, 전단률, 웰드라인을 비교한1차 해석과 금형 온도 안정화 및 보압과 냉각 공정 조건 결정을 위한 2차 해석을 진행하여, 사출성형 특성과 제품 품질에 미치는 영향을 고찰하였다. 이에 따라 선정된 사출 성형 공정 조건으로 금형을 설계하고, 제품을 생산하였을 때 성형품의 외관을 관찰한 결과 웰드라인과 기공들이 존재하지 않음을 알 수 있었고, 시제품과 변형량을 비교하였을 때 문제가 없음을 확인할 수 있었다. 따라서 선정된 조건으로 제품을 생산하였을 때 기존 제품에 비해 불량률을 줄일 수 있으며, 제품 생산 시간의 손실을 최소화 하여 경쟁력을 확보할 수 있을 것이라 판단된다.
A 16bit asynchronous multiplier has been designed using micropipelind structure with 2 phase and data bundling. And 4-radix modified Booth algorithm, CPlatch(Cature-Pass latch) and modified 4-2 counters have adopted in this design. It is implemented in 0.65$\mu\textrm{m}$ double-poly/double-metal CMOS technology by using 12,074 transistors with core size of 1.4${\times}$1.8$\textrm{mm}^2$. And our design results in a computation rate 55MHz a supply voltage of 3.3V.
A novel insulated gate bipolar transister (IGBT), called insulated trench cathode IGBT (ISTC-IGBT), is proposed. ISTC-IGBT has a trenched well with the shallow P$^{+}$ juction in the conventional IGBT structure. The proposed structure has the capability of effectively suppressing the parasitic thyristor latchup. The holding current of ISTC-IGBT is about 2.2 times greater than that of the conventional IGBT. Detailed analysis of the latchup characteristics of ISTC-IGBT is performed by using the two-dimensional device simulator, PISCES-II B.
본 논문은 triple-well과 twin-well에서의 고에너지 이온주입 에너지와 도즈량 변화에 따른 래치업 특성을 비교하였다. 공정시뮬레이터인 ATHENA로 소자를 제작하고 도핑프로파일 형태와 구조를 조사한 후, 래치업 특성은 소자 시뮬레이터인 ATLAS를 이용하였다. triple-well 공정이 마스크 스텝수를 줄이고, 이온주입 후 열처리시간을 단축하며 별도의 열처리 공정없이 도핑르로파일을 넓은 형태로 분포시켜 래치업 면역특성이 매우 좋은 결과를 얻었다.
A Dual Channel Trench IGBT (Insulated Gate Bipolar Transistor) is proposed to improve the latch-up characteristics. Simulation results by MEDICI have shown that the latching current density of proposed device was found to be 2850 A/$cm^2$ while that of conventional device was 1610 A/$cm^2$. The latching current desity of the proposed strucutre was 77.02% higher than that of conventional structre.
In this paper, presents a 1.8V 8-bit 300MSPS CMOS Subranging Analog to Digital Converter (ADC) with a novel reference multiplex is described. The proposed hか converter is composed of Sub A/D Converter block, MUX (Multiplexer) block and digital block. In order to obtain a high-speed operation, further, a novel dynamic latch, an encoder of novel algorithm and a MUX block are proposed. As a result, this A/D Converter is operated 100MHz input frequence by 300MHz sampling rate.
This paper describes the effect of substrate back bias of CMOS Inverter. When the substrate back bias applied in body, the MOS transistor threshold voltage increased and drain saturation current decreased. The back gate reverse bias or substrate bias has been widely utilized and the following advantage has suppressing subthreshold leakage, lowering parasitic junction capacitance, preventing latch up or parasitic bipolar transistor, etc. When the reverse voltage applied substrate, this paper stimulated the propagation delay time CMOS inverter.
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[게시일 2004년 10월 1일]
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