• 한국전자파학회논문지
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• 제16권10호
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• pp.965-972
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• 2005

본 연구에서는 DTV, HDTV 서비스를 동시에 제공하는 차세대 위성 방송시스템의 표준안인 DVB-S2에서 채널 부호화 알고리즘으로 채택한 LDPC 부호의 복호 알고리즘에 대해 연구를 하였다. 샤논의 한계에 근접하기 위해서는 큰 블록 사이즈의 LDPC 부호어 길이와 많은 반복 횟수를 요구한다. 이는 많은 계산량을 요구하며, 그리고 이에 따른 전력 소비량(power consumption)을 야기시키므로 본 논문에서는 세 가지 형태의 low complexity LDPC 복호 알고리즘을 제시한다. 첫째로 큰 블록 사이즈와 많은 반복 회수는 많은 계산량과 power 소모량을 요구하므로 성능 손실 없이 반복 횟수를 줄일 수 있는 SUBSET 방법을 이용한 복호 알고리즘, 둘째로 early stop 알고리즘에 대해 연구하였고, 셋째로 비트 노드 계산과 체크 노드 계산시 일정한 신뢰도 값보다 크면 다음 반복시 계산을 하지 않는 early detection 알고리즘에 대해 연구하였다.

• 한국통신학회논문지
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• 제35권2C호
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• pp.148-154
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• 2010

본 연구에서는 무선 랜 표준안인 802.11n에서 채널 부호화 알고리즘으로 채택된 LDPC부호의 복호 알고리즘의 저복잡도에 대해 연구를 하였다. 샤논의 한계에 근접하기 위해서는 큰 블록 사이즈의 LDPC 부호어 길이와 많은 반복횟수를 요구한다. 이는 많은 계산량을 요구하며, 그리고 이에 따른 전력 소비량(power consumption)을 야기시키므로 본 논문에서는 세 가지 형태의 저복잡도 LDPC 복호 알고리즘을 제시한다. 첫째로 큰 블록 사이즈와 많은 반복 횟수는 많은 계산량과 전력 소모량을 요구하므로 성능 손실 없이 반복횟수를 줄일 수 있는 부분 병렬 방법을 이용한 복호 알고리즘, 둘째로 early stop 알고리즘에 대해 연구 하였고, 셋째로 비트 노드 계산과 체크 노드 계산 시 일정한 신뢰도 값보다 크면 다음 반복 시 계산을 하지 않는 early detection 알고리즘에 대해 연구 하였다.

• 한국전자파학회논문지
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• 제23권11호
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• pp.1248-1255
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• 2012

본 논문에서는 DVB-S2에 제시된 LDPC 복P호기에 대하여 효율적인 알고리즘을 제안하고 고속화 하여, 이에 따른 FPGA구현 결과를 제시하였다. 고속 LDPC 복호기를 구현하기 위해서는 알고리즘 측면과 구현 측면에서 여러 가지 문제점이 있다. 알고리즘 측면에서는 첫째, LDPC 부호화 방식은 큰 블록 사이즈 및 많은 반복 횟수를 요구하므로 복호 속도를 높이기 위해서는 동일한 성능을 유지하면서 반복 횟수를 줄일 수 있는 알고리즘이 필요하다. 본 논문에서는 이를 위해 체크 노드를 기반으로 하여 복호화 과정을 거치는 horizontal shuffle scheduling(HSS) 알고리즘을 적용하여 기존의 반복 횟수를 줄일 수 있는 방안을 연구 하였다. 구현 측면에서 복호 속도를 높이기 위해서는 데이터의 많은 병렬 처리가 필요하다. 이러한 병렬 처리에 의해 노드 업데이트 연산 역시 병렬 처리가 가능하다. Check Node Update의 경우 look up table(LUT)이 필요하다. 이는 critical path의 주요 원인이 되는 부분으로 LUT 연산을 하지 않고 성능 열화를 최소화 하는 self-correction normalized min sum(SC-NMS) 연산 방식을 제안하였고, 최적의CNU 연산 방식에 따른 복호기 구조를 제안하고 FPGA 구현 결과, 복호 속도가 약 40 % 개선됨을 알 수 있다.

• 한국통신학회논문지
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• 제28권10C호
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• pp.936-941
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• 2003

최근에 소개된 density evolution 기법은 sum-product 알고리즘에서 LDPC 부호가 갖는 성능의 한계를 분석하였다[1]. 또한. Iterative decoding 알고리즘에서 전달되는 정보가 Gaussian 확률분포를 갖는 점을 이용하여 기존의 density evolution 기법을 단순화 시킨 연구결과가 소개되었다[2]. 한편. LDPC 부호의 한계 성능을 sum-product가 아닌 min-sum 알고리즘에서 분석한 결과가 최근에 발표되었다[3]. 본 논문에서는 이러한 일련의 연구 결과를 바탕으로 min-sum 알고리즘을 이용하면서 Gaussian 확률 분포 특성을 이용한 density evolution 기법을 소개한다. 제안된 density evolution 기법은 기존의 방법보다 적은 계산으로 정확한 threshold를 구할 수 있으며. 그 결과가 numerical simulation 결과와 잘 일치함을 나타내었다.

• 대한전자공학회논문지TC
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• 제43권1호
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• pp.19-24
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• 2006

무선 센서 네트워크는 사람이 접근할 수 없는 곳에서 감시와 정보 수집과 같은 다양한 응용분야를 가진다. 무선 센서 네트워크의 주된 연구는 에너지 소모의 감소와 데이터의 신뢰성이다. 전방향 오류 정정(FEC)을 이용한 시스템은 FEC를 사용하지 않은 시스템 보다 적은 전송 전력으로 목표하는 데이터의 신뢰성을 제공한다. 본 논문에서는 무선 센서 네트워크를 위한 FEC로 다양한 부호율(0.53, 0.81, 0.91)을 가지는 LDPC부호의 사용을 제안한다. 또한 채널로 AWGN채널에 노드 간의 간섭을 고려한다. 제안한 시스템은 낮은 SNR에서 높은 신뢰도를 가지는 데이터 전송뿐만 아니라 데이터 전송 전력의 감소를 가진다.

• 한국항공우주학회지
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• 제48권10호
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• pp.831-835
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• 2020

HLS는 C/C++ 언어로 기술된 소스 코드로부터 자동으로 HDL 코드를 생성하므로 타이밍이나 제어가 간단하고 하드웨어 구조를 쉽게 변경할 수 있어 FPGA 시스템 개발 기간을 단축할 수 있는 장점이 있다. 본 논문에서는 Xilinx사의 Vivado HLS를 이용하여 텔레메트리 표준 106-17 LDPC 부호기를 설계할 때 간단한 코드 수정으로 목적에 맞는 구조 변경의 용이함을 보이고 Spartan-7 xc7s100 디바이스를 타겟으로 합성하여 throughput과 하드웨어 복잡도 등의 결과를 비교하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권1호
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• pp.8-14
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• 2013

A low density parity check (LDPC) decoder provides a most powerful error control capability for mobile communication devices and storage systems, due to its performance being close to Shannon's limit. In this paper, we introduce an efficient overlapped LDPC decoding algorithm using a upper dual-diagonal parity check matrix structure. By means of this algorithm, the LDPC decoder can concurrently execute parts of the check node update and variable node update in the sum-product algorithm. In this way, we can reduce the number of clock cycles per iteration as well as reduce the total latency. The proposed decoding structure offers a very simple control and is very flexible in terms of the variable bit length and variable code rate. The experiment results show that the proposed decoder can complete the decoding of codewords within 70% of the number of clock cycles required for a conventional non-overlapped decoder. The proposed design also reduces the power consumption by 33% when compared to the non-overlapped design.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.486-489
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• 2010

IEEE 802.11n WLAN 표준의 블록길이 1,944비트, 부호화율 1/2을 지원하는 layered LDPC 복호기 프로세서를 설계하였다. 하드웨어 복잡도 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였으며, 최소합 알고리듬의 특징을 이용하여 검사노드 메모리의 용량을 기존의 방법보다 75% 감소시켰다. 설계된 프로세서는 200,400 게이트와 19,400비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx사의 Virtex-4 FPGA XC4vlx25 디바이스로 합성한 결과 120 MHz 클록으로 동작하여 약 200 Mbps의 성능을 나타내었다.

• 전자공학회논문지
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• 제50권11호
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• pp.78-89
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• 2013

본 논문은 전 병렬구조를 기반으로 고속으로 동작하며 다중 모드를 지원하는 quasi-cyclic (QC) low-density parity-check(LDPC) 복호기를 제안한다. 제안하는 QC-LDPC 복호기는 고속 throughput을 지원하기 위하여 전 병렬구조를 기반으로 설계되었다. 전 병렬구조를 사용함에 따라 발생하는 인터커넥션의 복잡도 문제는 broadcasting 기반의 sum-product 알고리즘의 사용과 저복잡도 순환 쉬프트 네트워크를 제안함으로써 해결하였다. 또한, 전 병렬구조에서 체크 노드 프로세서와 변수 노드 프로세서의 사용량이 많아 발생하는 복잡도 문제를 제안하는 결합된 체크 및 변수 노드 프로세서를 통하여 해결하였다. 제안하는 QC-LDPC 복호기는 라우팅 방식의 인터커넥션 네트워크, 다중 모드를 지원하는 결합된 체크 및 변수 노드 프로세서와 순환 쉬프트 네트워크를 통하여 다중 모드를 지원할 수 있다. 제안하는 QC-LDPC decoder는 100 MHz 클락 주파수로 동작하며, 다중 모드를 지원하고 (1944, 1620) QC-LDPC 부호에 대해서 8.1 Gbps의 throughput을 지원한다.

• 전자공학회논문지SC
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• 제45권6호
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• pp.42-47
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• 2008

이 논문은 임펄스 UWB 시스템을 위한 새로운 일정진폭 프리코딩을 제안한다. IEEE 802.15.4a 표준에 따르면 임펄스 UWB는 실내측위와 센서 데이터 전달에 사용될 수 있다. 대부분의 USN(ubiquitous sensor network)은 다중접속을 필요로 한다. 그러나 UWB 시스템은 다중접속으로 야기되는 중첩신호를 검출하는데 있어 제약성이 있다. 이를 극복하기 위하여 Wada 및 Kim의 CAMC(constant amplitude multi-code) 개념을 응용하였다. 제안하는 시스템은 체계적 일정진폭 프리코딩과 LDPC 디코딩으로 구성된다. 또한 컴퓨터 시뮬레이션을 통하여 BER성능이 우수함을 확인하였다.