• 한국통신학회논문지
• /
• 제39A권9호
• /
• pp.528-534
• /
• 2014

본 논문에서는 LDPC 부호화된 멀티유저 상향링크 massive-MIMO 시스템에서, 연판정 MRC 검출기와 LDPC 복호기를 이용한 반복적 검출 및 복호 수신기를 제안한다. 우선 MRC 검출기에 대해 연판정 기법을 제안하고, 검출기와 LDPC 복호기간 정보 교환 관계를 유도한다. 제안된 반복적인 검출 및 복호 과정을 통해 성능이 향상될 수 있음을 시뮬레이션을 통해 확인한다.

• 한국정보전자통신기술학회논문지
• /
• 제4권4호
• /
• pp.278-285
• /
• 2011

본 논문에서는 DVB-S2 표준안에서 권고되고 있는 irregular LDPC 부호의 다양한 부호화율에서 부호화 방식 및 복호화 방식에 대해 살펴보고 이에 대한 성능분석을 하였다. 또한 이의 구현에 있어서 효율적인 메모리 할당 및 이에 따른 구현 방법에 대해 연구하였다. LDPC 복호기를 구현하는 방안에는 직렬, 부분병렬, 완전병렬 방식이 있으며, 부분병렬방식이 하드웨어 복잡도와 복호속도를 절충하는 방안이다. 따라서 본 논문에서는 부분병렬 구조를 기반으로 하는 LDPC 복호기의 메모리 설계에서 효율적인 체크노드, 비트노드, LLR 메모리의 구조를 제안하고저 한다.

• 한국통신학회논문지
• /
• 제41권12호
• /
• pp.1742-1744
• /
• 2016

본 논문은 짧은 길이의 LDPC 부호의 복호 성능을 위해 제안된 이진 섭동 복호기와 에프터버너 복호기가 동등함을 증명하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2009년도 춘계학술대회
• /
• pp.887-890
• /
• 2009

잡음이 존재하는 환경에서 채널로 정보를 전송하기 위해서는 정보를 부호화하는 기술이 필요하다. 오류 검출과 정정에 사용되는 여러 가지 부호화 기술 중 Shannon의 한계에 가장 근접한 부호화 기술이 LDPC 부호이다. LDPC 부호와 sum-product 알고리듬의 조합에 의해 얻어지는 복호 특성은 터보 부호, RA(Repeat Accumulate) 부호의 성능에 필적하며, 부호장이 매우 긴 경우에는 이들 성능을 추월한다. 본 논문에서는 영상 정보의 LDPC 부호화와 복호화 기술 원리에 관해 설명하고, Sum-product 알고리듬을 사용하는 LDPC 복호기를 FPGA로 구현한다.

• 한국통신학회논문지
• /
• 제35권7C호
• /
• pp.611-617
• /
• 2010

본 논문에서는 직렬 연접 길쌈 부호와 LDPC 부호를 이용하여 수직자기기록 채널에서의 성능을 조사하였다. 실험과정에서 기록 밀도는 1.7, 2.0, 2.4, 2.8 일 때를 각각 실험하였다. 직렬 연접 길쌈 부호는 LDPC 부호보다 복호기의 구현 복잡도가 더 낮다. 직렬 연접 부호는 순환 구조적 길쌈 부호의 부호기와 복호기, 그리고 프리코더와 인터리버로 이루어져 있다. 본 실험에서 직렬 연접 길쌈 부호의 복호 알고리즘은 메시지 전달 알고리즘을 이용하였으며, LDPC 부호의 복호 알고리즘은 Sum Product 알고리즘을 이용하였다. 신호 검출기와 오류정정부호 사이에 반복 복호 기법을 적용한 터보등화기 기법을 적용하였고, 기록 밀도가 높아짐에 따라 직렬 연접 길쌈 부호가 LDPC 부호 보다 더 효율 적인 것을 보였다.

• 한국통신학회논문지
• /
• 제36권4A호
• /
• pp.414-422
• /
• 2011

모바일 WiMAX 표준 IEEE 802.16e의 블록길이 2,304 비트, 부호율 1/2을 지원하는 LDPC(low-density parity-check) 복호기를 설계하였다. 설계된 LDPC 복호기는 최소-합(min-sum) 알고리듬과 layered 복호를 기반으로 $96{\times}96$ 크기의 부행렬을 병렬로 처리하는 부분병렬 구조를 갖는다. 최소-합 알고리듬의 특징을 이용하여 메모리 용량을 감소시킬 수 있는 새로운 방법을 고안하여 적용함으로써 검사노드 메모리 용량을 기존의 방법보다 46% 감소시켰다. Verilog HDL로 설계된 LDPC 복호기를 $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 174,181개의 게이트와 52,992 비프의 메모리로 구현되었으며, Eb/No=2.1dB의 AWGN 채널에 대해 평균 비트 오율 (BER)는 $4.34{\times}10^{-5}$이고, 100 MHz@1.8-V로 동작하여 약 417 Mbps의 성능을 갖는다.

• 한국항공우주학회지
• /
• 제49권4호
• /
• pp.335-342
• /
• 2021

통신 시스템 FPGA 개발 시 HLS를 이용하면 성능 검증용 C/C++ 소스 코드를 일부 수정하여 자동으로 HDL 코드를 생성할 수 있으므로 개발 기간을 단축할 수 있는 장점이 있다. 본 논문에서는 텔레메트리 표준 106-17 LDPC 복호기를 Xilinx사의 Vivado HLS를 이용하여 C언어로 설계하는 방법을 제시하였고, Spartan-7와 Kintex-7 디바이스를 타겟으로 합성하여 throughput과 FPGA 이용률을 비교하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2009년도 추계학술대회
• /
• pp.405-409
• /
• 2009

본 논문에서는 LLR (Log-Likelihood Ratio) 근사화가 LDPC (Low-Density Parity Check) 복호기의 성능에 미치는 영향을 분석하였으며, 이를 통해 LDPC 복호기의 최적 설계조건을 도출하였다. LLR 합-곱 (LLR sum-product) LDPC 복호 알고리듬을 근사화시킨 최소합 알고리듬 (Min-Sum Algorithm; MSA)을 Matlab으로 모델링한 후, 시뮬레이션을 통해 근사화 비트 폭과 최대 반복 복호 횟수에 따른 비트오율 (BER) 성능을 분석하였다. 모델링된 LDPC 복호기는 IEEE 802.11n 표준에 제안된 블록길이 1,944비트, 부호화율 1/2인 패리티 검사 행렬을 사용하였으며, QPSK 변조와 백색 가우시안 잡음채널 하에서 시뮬레이션 하였다. LLR 근사화에 따른 비트오율 성능을 분석한 결과, LLR 비트 폭은 (7,5)이고 반복복호 횟수는 7인 경우에 비트오률 성능이 가장 우수함을 확인하였다.

• 전자공학회논문지
• /
• 제53권4호
• /
• pp.48-58
• /
• 2016

본 논문은 GF(64) (160,80) 정규 (2,4) 비이진 LDPC 코드 복호기를 위한 높은 처리량의 병렬 아키텍처를 제안한다. 복호기의 복잡도를 낮추기 위해 체크 노드와 변수 노드의 차수가 작은 코드를 사용하며 뛰어난 에러 정정 성능을 위해 높은 위수의 유한체에서 정의된 코드를 사용한다. 본 논문은 Fully-parallel 아키텍처를 설계하고 체크 노드와 변수 노드를 interleaving하여 복호기의 데이터 처리량을 향상시켰다. 또한 체크 노드의 초기화 지연을 단축시킬 수 있는 조기 분류 기법을 제안하여 데이터 처리량을 추가로 향상시켰다. 제안된 복호기는 1 iteration에 37사이클이 소요되며 625MHz 동작주파수에서 1402Mbps의 데이터 처리량을 갖는다.

• 방송공학회논문지
• /
• 제15권5호
• /
• pp.665-671
• /
• 2010

본 논문에서는 DVB-T2 (digital video broadcasting for terrestrial - 2nd generation) 시스템을 위한 터보 등화기를 제안 하고 그 성능을 분석하였다. 터보 등화기는 MAP (maximum a posteriori) 검파기와 LDPC (low density parity check) 복호기로 구성 되었다. LS(least square) 채널 추정 기반 SISO (soft-input-soft-output) MAP 등화기는 LDPC 복호기에 외래 확률 값을 준다. 터보 등화기의 성능을 반복 횟수에 따라 컴퓨터 실험을 통하여 분석하였다.