• ETRI Journal
• /
• 제31권2호
• /
• pp.240-242
• /
• 2009

A computationally efficient implementation of the progressive edge-growth algorithm is presented. This implementation uses an array of red-black (RB) trees to manage the layered structure of check nodes and adopts a new strategy to expand the Tanner graph. The complexity analysis and the simulation results show that the proposed approach reduces the computational effort effectively. In constructing a low-density parity check code with a length of $10^4$, the RB-tree-array-based implementation takes no more 10% of the time required by the original method.

• 한국통신학회논문지
• /
• 제28권10C호
• /
• pp.936-941
• /
• 2003

최근에 소개된 density evolution 기법은 sum-product 알고리즘에서 LDPC 부호가 갖는 성능의 한계를 분석하였다[1]. 또한. Iterative decoding 알고리즘에서 전달되는 정보가 Gaussian 확률분포를 갖는 점을 이용하여 기존의 density evolution 기법을 단순화 시킨 연구결과가 소개되었다[2]. 한편. LDPC 부호의 한계 성능을 sum-product가 아닌 min-sum 알고리즘에서 분석한 결과가 최근에 발표되었다[3]. 본 논문에서는 이러한 일련의 연구 결과를 바탕으로 min-sum 알고리즘을 이용하면서 Gaussian 확률 분포 특성을 이용한 density evolution 기법을 소개한다. 제안된 density evolution 기법은 기존의 방법보다 적은 계산으로 정확한 threshold를 구할 수 있으며. 그 결과가 numerical simulation 결과와 잘 일치함을 나타내었다.

• 전자공학회논문지
• /
• 제50권11호
• /
• pp.78-89
• /
• 2013

본 논문은 전 병렬구조를 기반으로 고속으로 동작하며 다중 모드를 지원하는 quasi-cyclic (QC) low-density parity-check(LDPC) 복호기를 제안한다. 제안하는 QC-LDPC 복호기는 고속 throughput을 지원하기 위하여 전 병렬구조를 기반으로 설계되었다. 전 병렬구조를 사용함에 따라 발생하는 인터커넥션의 복잡도 문제는 broadcasting 기반의 sum-product 알고리즘의 사용과 저복잡도 순환 쉬프트 네트워크를 제안함으로써 해결하였다. 또한, 전 병렬구조에서 체크 노드 프로세서와 변수 노드 프로세서의 사용량이 많아 발생하는 복잡도 문제를 제안하는 결합된 체크 및 변수 노드 프로세서를 통하여 해결하였다. 제안하는 QC-LDPC 복호기는 라우팅 방식의 인터커넥션 네트워크, 다중 모드를 지원하는 결합된 체크 및 변수 노드 프로세서와 순환 쉬프트 네트워크를 통하여 다중 모드를 지원할 수 있다. 제안하는 QC-LDPC decoder는 100 MHz 클락 주파수로 동작하며, 다중 모드를 지원하고 (1944, 1620) QC-LDPC 부호에 대해서 8.1 Gbps의 throughput을 지원한다.

• 한국통신학회논문지
• /
• 제41권12호
• /
• pp.1745-1747
• /
• 2016

본 논문에서 다양한 블록 크기를 가지는 완전 차집합군을 이용하여 불규칙 준순환 패리티 체크 부호를 생성하는 방법을 제안한다. 제안하는 부호는 기존의 설계방법들에 비해 부호율, 부호 길이, 차수 분포 측면에서 다양한 값들을 가질 수 있다는 장점을 보인다. 또한 랜덤한 방법으로 설계하기 힘든 매우 짧은 길이의 부호를 체계적으로 설계할 수 있다. 모의실험을 통해 제안하는 부호의 오류 정정 성능을 검증한다.

• 대한전자공학회논문지SD
• /
• 제47권5호
• /
• pp.31-40
• /
• 2010

본 논문에서는 IEEE 802.11n 무선 랜 표준용 LDPC 복호기 프로세서를 설계하였다. 설계된 프로세서는 IEEE 802.11n 표준의 블록길이 1,944와 부호화율 1/2의 패리티 검사 행렬을 지원하며, 하드웨어 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였다. 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용하였으며, 이를 통해 기존방법의 메모리 크기의 25%만을 사용하여 구현하였다. 설계된 프로세서를 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 200,400 게이트와 19,400 비트의 메모리로 구현되었으며, 80 MHz@2.5V로 동작하여 약 135 Mbps의 성능을 갖는다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작 검증과 복호성능을 분석하였으며, 이를 통해 설계된 LDPC 복호기의 유용성을 입증하였다.

• 한국통신학회논문지
• /
• 제40권4호
• /
• pp.659-665
• /
• 2015

최근 네트워크의 전송 효율 증가를 위한 네트워크 코딩 기법에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 네트워크 코딩 기법 중 하나인 Random Linear Network Coding(RLNC)를 서브패킷 단위로 적용하고 이를 오류 정정 코드중 하나인 Low-Density Parity-Check(LDPC)와 결합한 결합 코드인 A Joint Sub-Packet Level Network Coding and LDPC 기법을 제안하고, 네트워크 코딩 기법의 특성을 동일하게 가지며 제안방법을 사용함으로써 발생하는 추가적인 오류정정 성능을 보이고자 한다. 시뮬레이션 결과, 여분의 패킷을 획득하였을 때, LDPC만을 사용하는 것과 비교하여 오류 정정 능력이 향상되는 것을 확인하였다.

• 한국전자파학회논문지
• /
• 제16권10호
• /
• pp.965-972
• /
• 2005

본 연구에서는 DTV, HDTV 서비스를 동시에 제공하는 차세대 위성 방송시스템의 표준안인 DVB-S2에서 채널 부호화 알고리즘으로 채택한 LDPC 부호의 복호 알고리즘에 대해 연구를 하였다. 샤논의 한계에 근접하기 위해서는 큰 블록 사이즈의 LDPC 부호어 길이와 많은 반복 횟수를 요구한다. 이는 많은 계산량을 요구하며, 그리고 이에 따른 전력 소비량(power consumption)을 야기시키므로 본 논문에서는 세 가지 형태의 low complexity LDPC 복호 알고리즘을 제시한다. 첫째로 큰 블록 사이즈와 많은 반복 회수는 많은 계산량과 power 소모량을 요구하므로 성능 손실 없이 반복 횟수를 줄일 수 있는 SUBSET 방법을 이용한 복호 알고리즘, 둘째로 early stop 알고리즘에 대해 연구하였고, 셋째로 비트 노드 계산과 체크 노드 계산시 일정한 신뢰도 값보다 크면 다음 반복시 계산을 하지 않는 early detection 알고리즘에 대해 연구하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2010년도 춘계학술대회
• /
• pp.486-489
• /
• 2010

IEEE 802.11n WLAN 표준의 블록길이 1,944비트, 부호화율 1/2을 지원하는 layered LDPC 복호기 프로세서를 설계하였다. 하드웨어 복잡도 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였으며, 최소합 알고리듬의 특징을 이용하여 검사노드 메모리의 용량을 기존의 방법보다 75% 감소시켰다. 설계된 프로세서는 200,400 게이트와 19,400비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx사의 Virtex-4 FPGA XC4vlx25 디바이스로 합성한 결과 120 MHz 클록으로 동작하여 약 200 Mbps의 성능을 나타내었다.

• 한국통신학회논문지
• /
• 제35권2C호
• /
• pp.148-154
• /
• 2010

본 연구에서는 무선 랜 표준안인 802.11n에서 채널 부호화 알고리즘으로 채택된 LDPC부호의 복호 알고리즘의 저복잡도에 대해 연구를 하였다. 샤논의 한계에 근접하기 위해서는 큰 블록 사이즈의 LDPC 부호어 길이와 많은 반복횟수를 요구한다. 이는 많은 계산량을 요구하며, 그리고 이에 따른 전력 소비량(power consumption)을 야기시키므로 본 논문에서는 세 가지 형태의 저복잡도 LDPC 복호 알고리즘을 제시한다. 첫째로 큰 블록 사이즈와 많은 반복 횟수는 많은 계산량과 전력 소모량을 요구하므로 성능 손실 없이 반복횟수를 줄일 수 있는 부분 병렬 방법을 이용한 복호 알고리즘, 둘째로 early stop 알고리즘에 대해 연구 하였고, 셋째로 비트 노드 계산과 체크 노드 계산 시 일정한 신뢰도 값보다 크면 다음 반복 시 계산을 하지 않는 early detection 알고리즘에 대해 연구 하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제14권4호
• /
• pp.419-426
• /
• 2014

This paper proposes a high-throughput encoding process and encoder architecture for quasi-cyclic low-density parity-check codes in IEEE 802.11ac standard. In order to achieve the high throughput with low complexity, a partially parallel processing based encoding process and encoder architecture are proposed. Forward and backward accumulations are performed in one clock cycle to increase the encoding throughput. A low complexity cyclic shifter is also proposed to minimize the hardware overhead of combinational logic in the encoder architecture. In IEEE 802.11ac systems, the proposed encoder is rate compatible to support various code rates and codeword block lengths. The proposed encoder is implemented with 130-nm CMOS technology. For (1944, 1620) irregular code, 7.7 Gbps throughput is achieved at 100 MHz clock frequency. The gate count of the proposed encoder core is about 96 K.