많은 개발자들은 프로세서 디버깅을 위해 GDB를 사용한다. 임베디드 시스템에서 GDB의 원격 디버깅은 시리얼 통신을 사용한다. 그러나, 시리얼 통신은 속도에 제한이 있으며, 시리얼 포트 마저 점차 사라져 가는 추세이다. 이를 극복하기 위해 많은 임베디드 시스템이 JTAG 인터페이스를 탑재하고 있으며, USB 인터페이스를 사용하여 통신을 한다. 이 논문에서는 EISC 아키텍처 기반의 임베디드 시스템을 디버깅하기 위한 USB-JTAG 인터페이스 개발 방법을 제안하고, GDB환경에서의 USB 인터페이스 구축 방법과 디버깅 패킷을 분석하기 위한 JTAG 모듈의 개발 방법을 소개한다.
JTAG 기반 SoC의 디버깅 성능향상을 위한 온 칩 디버깅 유닛(On-chip debugging unit)을 제안하였다. 제안된 디버깅 유닛은 JTAG 모듈, 코어브레이커로 구성된다. JTAG 모듈은 기존의 IEEE 1149.1 표준을 변형하여 효율적으로 설계하였다. SoC 시스템의 집적도가 높아질수록 1회의 디버깅 사이클을 실행하기 위한 반복적인 TAP 명령의 인가가 예상된다. 제안된 디버깅 유닛이 TAP 명령 인가과정의 불필요한 클럭 소모를 최소화하였다. 성능분석 결과 기존의 방식과 비교하여 14% 정도의 디버깅 성능의 증가를 보였고 TAP 컨트롤러 회로의 게이트 수는 50% 정도 감소하였다.
SoC 설계기술이 발전함에 따라 디버깅이 차지하는 비중은 더욱더 증가되고 있으며 사용자는 빠르고 정확한 디버거를 원하고 있다. 본 논문에서는 새로 설계되는 RISC 프로세서에 적용할 디버거를 위한 변형된 JTAG을 제안 및 설계하여 디버깅 기능 수행에 필요한 사이클을 줄임으로써 빠른 디버거를 구현하였다. 구현된 JTAG은 Core-A의 OCD에 내장하여 SW 디버거와 연동하여 FPGA 레벨까지 검증 마치고 디버거로서의 기능 및 신뢰성을 확인하였다. Core-A의 OCD에 내장된 제안한 JTAG은 기존의 JTAG과 비교하였을 경우, 디버깅 수행 사이클은 수행되는 디버깅 기능에 따라 약 8.5~72.2% 감소되고 추가적으로 게이트 카운트도 약 31.8%감소되었다.
임베디드 시스템 소프트웨어의 보안성 분석을 위한 동적 프로그램 분석을 시도하기 위해서는 디버거 체계가 필요하다. 타겟 장비가 범용 운영체제와 비슷한 환경을 지원하는 경우에는 소프트웨어 기반의 디버거 혹은 DBI 프레임웍 등을 장비 내에 설치하여 분석할 수 있으나, 설치 가능성 제한이나 분석 환경의 투명성 문제 등의 어려움이 있을 수 있다. JTAG (IEEE 1149.1)디버거 장비를 이용하여 분석하는 경우에는 분석을 위해 타겟 장비 내의 소프트웨어적 환경을 변경하지 않아도 된다. 타겟 장비의 보안성 분석을 위한 프로그램 동적 분석 기법들을 용이하게 적용하기 위해서는 JTAG 디버거 장비를 제어하기 위한 API가 필요하다. 본 논문에서는 ARM 코어 기반 임베디드 시스템 분석을 위한 JTAG API를 소개한다. 구현된 API는 JTAG 디버거 하드웨어를 직접 제어하며 디버깅 환경 및 동작제어를 위한 함수 세트를 제공한다. API의 활용 용이성을 확인하기 위하여 커널 함수 퍼징과 라이브 메모리 포렌식 기법을 적용한 보안 분석 도구의 예제 구현을 제시한다.
본 논문에서 구현한 GenJTAG은 웹기반 경계 주사 회로 자동 생성기이다. GenJTAG은 경계 주사 기법의 공개 명령어를 모두 지원하고 다른 테스트 용이화 기법을 위한 특수 명령어를 지원할 수 있는 경계 주사 회로를 생성하여 준다. 생성된 경계주사 회로는 행위 수준 verilog-HDL 코드로 기술되므로 요구 사항이 변경될 경우 사용자가 용이하게 수정할 수 있다. 특히, GenJTAG은 웹을 통하여 사용할 수 있으므로 누구나 쉽게 경계 주사 회로를 생성할 수 있는 이점이 있다.
본 논문에서는 국방용 임베디드 시스템의 신뢰도를 테스트 할 수 있는 JTAG fault injection 기법과 fault, error, failure에 대한 분류 기법들을 새롭게 제안하였다. JTAG fault injection 기법은 JTAG을 사용하여 실제 hardware에서 발생할 수 있는 fault를 software에서 인위적으로 유사하게 발생시킬 수 있다. 이 기법을 적용하여 시스템 취약도에 대한 정량적 분석이 가능하였다. 본 논문의 JTAG fault injection 실험은 통계적인 방법을 적용하였으며, 실제 H/W 결함과 유사한 결함을 메모리의 임의의 위치에 주입하였다. 결함주입 실험 결과는 기존의 fault, error, failure 분류 기법을 보완한 재분류 기법을 적용하여 분석하였다. 그 결과, 약 19%의 failure 탐지율 향상을 보였다. 이 실험결과는 시스템에서 발생할 수 있는 fault, error, failure의 체계적 분류, 프로세스 검증, 신뢰성 개선을 위한 데이터로 활용이 가능하다.
ARM CORE용 칩으로 철도 종합 제어 부분에 이용될 수 있는 main processor 부분을 설계하고, JTAG 기술을 이용하여 그 안정성과 틸팅 기술에 이용될 수 있는 process를 사전 단계에서 bebugging 해보고, 이에 따른 신호 및 성능을 JTAG(Boundary Scan)을 이용하여 시스템의 신호와 파형을 시험 평가한다. 또한 예비 단계로의 JTAG 검증 가능성 여부를 알아보고자 한다. 철도 종합 제어 시스템의 신호 및 정확성을 측정해 보기 위한 선행 연구라 할 수 있다.
내장 소프트웨어는 실제 시스템의 자원과 원격지의 시스템의 환경에 민감하므로 실제 시스템과 동일한 환경에서 디버깅해야 한다. 그러나 대부분의 내장 소프트웨어를 탑재하는 실제 시스템은 시스템 상태를 조사하거나 제어하는 것이 제한되어 있는 소프트웨어를 디버깅하는 것은 매우 어렵다. 본 논문에서는 원격지의 USB와 실제 시스템의 JTAG을 기반으로 내장 소프트웨어를 디버깅할 수 있는 어뎁터 제안한다. 본 논문은 실제 시스템내의 내장 소프트웨어를 디버깅할 수 있는 경제적인 인터페이싱 환경을 제공한다.
대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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pp.61-65
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2004
An on-chip debugging unit is proposed aiming performance enhancement of JTAG-based SoC systems. The proposed unit comprises a JTAG module and a core breaker. The IEEE 1149.1 standard has been modified and applied to the new JTAG module. The proposed unit eliminates redundant clock cycles included in the TAP command execution stage reducing overall debugging time. TAP execution commands are repeatedly issued to perform debugging of complicated SoC systems. Simulation on the proposed unit shows some $14\%$ performance enhancement and $50\%$ gate count reduction compared to the conventional ones.
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[게시일 2004년 10월 1일]
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