• 정보와 통신
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• 제11권4호
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• pp.62-70
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• 1994

본고는 교환기의 기본구조를 변경하지 않고 프레임릴레이를 통하여 ISDN(Intergrated services digital network) 교환기에 물리적으로 적용 가능한 LAN(Local area network) 인터페이스 기술에 대하여 서술하였다. 프레임릴레이의 구현을 위해 기존 X.25 서비스와의 상호접속 방안이 매우 중요한데 이를 위해서는 X.75 및 I.122를 배경으로 하는 상호적인 방안이 고려되어야 한다. 프레임릴레이 서비스에 필요한 특징 및 트로토콜, 브릿지 상호접속 및 ISDN 노드에 사용되어 프레임 수행을 위한 프레임핸들러의 설계방법에 이어, 프레임릴레이를 통한 LAN과 ISDN간 상호접속 메카니즘에 대해 각각 서술하였다. 그리고 프레임릴레이를 통하여 LAN을 위한 고속 프레임릴레이 서비스를 구현한 주요국의 사례를 살펴보았다.

• Journal of Information Processing Systems
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• 제14권1호
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• pp.270-279
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• 2018

PCI Express (PCIe) bus, which was only used as an internal I/O bus of a computer system, has expanded its function to outside of a system, with progress of PCIe switching processor. In particular, advanced features of PCIe switching processor enable PCIe bus to serve as an interconnection network as well as connecting external devices. As PCIe switching processors more advanced, it is required to consider the different adapter card architecture. This study developed multipurpose adapter cards by applying an on-board optical module, a latest optical communications element, in order to improve transfer distance and utilization. The performance evaluation confirmed that the new adapter cards with long cable can provide the same bandwidth as that of the existing adapter cards with short copper cable.

• Journal of information and communication convergence engineering
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• 제19권2호
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• pp.114-119
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• 2021

This paper proposes a method to find an optimal T' with the most terminal of the subset of T' trees that can be connected by a given length by improving a memetic genetic algorithm within several constraints, when the set of terminal T is given to the Euclidean plane R². Constraint (1) is that a given length cannot connect all terminals of T, and (2) considers only the rectilinear layout of the edge connecting each terminal. The construction of interconnections has been used in various design-related areas, from network to architecture. Among these areas, there are cases where only the rectilinear layout is considered, such as wiring paths in the computer network and VLSI design, network design, and circuit connection length estimation in standard cell deployment. Therefore, the heuristics proposed in this paper are expected to provide various cost savings in the rectilinear layout.

• Journal of information and communication convergence engineering
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• 제20권2호
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• pp.90-95
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• 2022

This paper proposes a method to find a tree with the maximum number of terminals that can be connected by a given length when numerous terminals distributed in a cluster form are given to the Euclidean plane R2 with several constraints. First constraint is that a given terminal is distributed in a cluster form, second is that a given length cannot connect all terminals in the tree, and third is that there is no curved connection between each terminal. This paper proposes a method to establish more efficient interconnections within terminals distributed in a cluster form by improving a randomly distributed memetic genetic algorithm. The construction of interconnections has been extensively used in design-related fields, from networking to architecture. Additionally, in real life, the construction of interconnections is mostly distributed in the form of clusters. Therefore, the heuristic algorithm proposed in this paper can be effectively utilized in real life and is expected to provide various cost savings.

• 전자공학회논문지A
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• 제33A권5호
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• pp.155-164
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• 1996

The architecture of a programmable video codec IC is described that employs multiple vector processors in a single chip. The vector processors operate in parallel and communicate with one another through on-chip shared memories. A single scalar control processor schedules each vector processor independently to achieve real-tiem video coding with special vector instructions. With programmable interconnection buses, the proposed architecture performs multi-processing of tasks and data in video coding. Therefore, it can provide good parallelism as well as good programmability. especially, it can operate multithread video coding, which processes several independent image sequences simultaneously. We explain its scheduling, multithred video coding, and vector processor architectures. We implemented a prototype video codec with a 0.8um CMOS cell-based technology for the multi-standard videophone. This codec can execute video encoding and decoding simultaneously for the QCIF image at a frame rate of 30Hz.

• 방송공학회논문지
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• 제4권2호
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• pp.134-143
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• 1999

본 논문에서는, IDWT(inverse discrete wavelet transform)를 효율적으로 구현하는 한 방법으로 홀수 탭(tap)의 선형위상 필터의 VLSI 구조를 제안한다. 제안한 필터 구조는 선형 위상 필터의 대칭 특성을 이용하여 대칭적인 위치에 있는 입력을 먼저 합한 다음 필터링을 수행한다. 이때 발생하는 전역 연결을 해결하기 위하여 입력의 흐름을 U자형으로 만듦으로써 국부적인 연결로 필터를 구현한다. 제안한 필터는 지연 소자부, 연산부, 덧셈부, 그리고 후처리부 등으로 이루어진다. 그리고, 각 부분들을 규칙적으로 배열하고, 국부적으로 연결함으로써 제안한 구조를 설계하기 때문에, 단순히 해당 부분들을 추가/삭제함으로써 임의의 선형 위상 IDWT 필터를 구현할 수 있다는 장점이 있다. 그리고, 제안한 필터를 직렬 연결 혹은 반순환적(semi-recursive) 구조로 배열함으로써 M 레벨 IDWT를 구현할 수 있음을 보인다. 본 논문에서 제안한 IDWT 구조는 기존의 구조들에 비해 간단하기 때문에 MPET-4 등 관련 분야에 효과적으로 적용될 것으로 기대된다.

• 한국컴퓨터정보학회논문지
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• 제16권6호
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• pp.1-10
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• 2011

멀티코어 프로세서를 설계하는데 있어서 구성요소들을 연결하는 와이어 길이의 증가로 인한 지연 현상은 성능향상에 큰 걸림돌이 되고 있다. 멀티코어 프로세서의 와이어 지연 문제를 해결하기 위하여 최근에는 3차원 구조의 멀티코어 프로세서 설계 기술이 많은 주목을 받고 있다. 3차원 구조 멀티코어 프로세서 설계 기술은 코어들을 수직으로 적층함으로써, 물리적인 연결망 길이를 크게 감소시켜 성능향상과 함께 연결망에서 소비되는 전력을 줄일 수 있다. 하지만 많은 전력을 소모하는 회로를 수직으로 적층함으로써 전력밀도가 증가하여 프로세서 내부의 온도가 크게 상승하는 문제를 가지고 있다. 본 논문에서는 3차원 구조 멀티코어 프로세서에서의 발열문제를 해결 할 수 있는 플로어플랜 방법을 제안하기 위해 칩 내부에 적층되는 코어의 수직적 배치 형태를 다양하게 변화시키면서 그에 따른 온도 변화를 살펴보고자 한다. 실험 결과를 통해, 프로세서 내부의 온도 감소를 위해서는 코어와 L2 캐쉬를 수직으로 인접하게 적층함으로써 코어의 온도를 낮추는 기법이 매우 효과적임을 알 수 있다. 코어와 코어가 수직으로 상호 인접하는 플로어플랜과 비교하여, 코어와 L2 캐쉬를 수직으로 인접하게 배치시키는 기법이 4-레이어 구조의 경우에는 평균 22%, 2-레이어 구조의 경우 평균 13%의 온도 감소 효과를 보임을 알 수 있다.

• 대한전자공학회논문지SD
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• 제39권2호
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• pp.91-103
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• 2002

다수의 FPGA로 구성된 에뮬레이터에서 FPGA간의 연결구조와 신호의 전송방법은 에뮬레이터의 확장성과 검증속도를 결정하는 중요한 요소이다. 기존의 에뮬레이터는 검증 대상이 되는 회로의 크기가 커짐에 비례하여 에뮬레이션의 속도가 현저하게 느려지는 문제점이 있다. 본 논문에서는 자원이용률을 극대화할 수 있을 뿐만 아니라 에뮬레이션의 속도도 크게 높일 수 있는 새로운 에뮬레이터 구조를 제안한다. 제안되는 에뮬레이터는 계층적인 환형 토폴로지 구조를 가지고 파이프라인의 환형으로 FPGA들을 연결하여 FPGA의 핀한곌르 극복하고, 이와 같은 연결구조를 이용하여 다양한 IP들의 통합도 매우 용이하게 함으로써 설계검증 난이도가 설계자의 검증 능력을 쉽게 초과할 수 있는 시스템 수준에서의 검증도 최소한 수십 ㎒ 속도의 에뮬레이션으로 효과적으로 가능하게 한다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2009년도 춘계 종합학술대회 논문집
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• pp.642-647
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• 2009

본 논문은 항공전자통합구조를 위하여 적합한 광통신 데이터 버스를 제안한다. 항공기용 데이터 버스로는 전기식과 광학식 전송 방식을 사용한다. 최근 항공전자시스템은 각 비행제어분야와 비행관리시스템을 관리하는 서버간의 연동 및 동기화, 고속처리 등 기존 버스 방식으로 확장이 힘들다. 따라서 본 논문에서는 이러한 데이터 버스의 문제점을 알아보고 고속광통신기술을 살펴보며 차세대 항공전자 버스 구조로 적합한 방법을 제안한다.

• 전자공학회논문지A
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• 제33A권11호
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• pp.140-151
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• 1996

In this study, we designed the routing structure and logic block of a SRAM cell-based FPGA with symmetrical-array architecture. The designed routing structure is composed of switch matrices, routing channels and I/O blocks, and the routing channels can be subdivided into single length channels, double length channels and global length channels. The interconnection between wires is made through SRAM cell-controlled pass transistors. To reduce the signal delay in pass transistors, we proposed a scheme raising the gate-control voltage to 7V. The designed SRAM cells have built-in shift register capability, so there is no need for separate shift registers. We designed SRAM cells in the LUTs(look-up tables) to enable the wirte operations to be performed synchronously with the clock for ease of system application. Each logic block (LFU) has four 4-input LUTs, flip-flops and other gates, and the LUTs can be used a sSRAM memory. The LFU also has a dedicated carry logic, so a 4-bit adder can be implemented in one LFU. We designed our FPGA using 0.6.mu.m CMOS technology, and simulation shows proper operation of a 4 bit counter at 100MHz.