• 한국통신학회논문지
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• 제16권6호
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• pp.533-544
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• 1991

In this paper, the performance of bridges used to interconnect LAN to FD야 backbone networks as well as the performance of MAC protocols for FD야 backbone networks were thoroughly analyzed, The exhaustive service discipline and three ource models were applied to analyze the mean waiting time of the system. the performance is evaluated in terms of the service rate of bridge, total load of backbone. medium length of back bone, value of T and station latency. The result of analysis show that in general , processing delay of the system is mainly determined by bridge delays. But when processing time of bridge mereases, processing delays of the system are primarily determined by MAC protocols. Therefore, speed-up of processing time of bridge is necessary to efficiently use the high speed backbone networks.

• ETRI Journal
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• 제33권5호
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• pp.822-825
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• 2011

Level-encoded dual-rail (LEDR) has been widely used in onchip asynchronous interconnects supporting a 2-phase handshake protocol. However, it inevitably requires 2N wires for N-bit data transfers. Encoder and decoder circuits that perform an asynchronous 2-phase handshake protocol with only N wires for N-bit data transfers are presented for on-chip global interconnects. Their fundamentals are based on a ternary encoding scheme using current-mode multiple valued logics. Using 0.25 ${\mu}m$ CMOS technologies, the maximum reduction ratio of the proposed circuits, compared with LEDR in terms of power-delay product, was measured as 39.5% at a wire length of 10 mm and data rate of 100 MHz.

• ETRI Journal
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• 제36권4호
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• pp.643-653
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• 2014

To reduce interconnect delay and power consumption while improving chip performance, a three-dimensional integrated circuit (3D IC) has been developed with die-stacking and through-silicon via (TSV) techniques. The power supply problem is one of the essential challenges in 3D IC design because IR-drop caused by insufficient supply voltage in a 3D chip reduces the chip performance. In particular, power bumps and TSVs are placed to minimize IR-drop in a 3D power delivery network. In this paper, we propose a design methodology for 3D power delivery networks to minimize the number of power bumps and TSVs with optimum mesh structure and distribute voltage variation more uniformly by shifting the locations of power bumps and TSVs while satisfying IR-drop constraint. Simulation results show that our method can reduce the voltage variation by 29.7% on average while reducing the number of power bumps and TSVs by 76.2% and 15.4%, respectively.

• 한국정밀공학회지
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• 제16권3호통권96호
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• pp.116-127
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• 1999

Networking for manufacturing is gaining importance as a nerve system of computer-integrated manufacturing (CIM). Among the various network types, the most inexpensive type called fieldbus is specifically aimed to interconnect simple devices such as sensors and actuators. For this purpose, there are several choices of the protocols such as Profibus. WorldFIP, Foundation Fieldbus, and IEC/ISA fieldbus. This paper presents the simulation results of Profibus and WorldFIP. Both protocols have been simulated in order to evaluate the performance such as transmission delay and throughput under different protocol parameter settings and traffic conditions.

• 대한전자공학회논문지TC
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• 제47권10호
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• pp.57-66
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• 2010

오늘날 인터넷 및 IP 기술의 발달에 의해 다양한 통신 형태와 응용 서비스가 제공되고 있다. 인터넷 기반 서비스 제공을 위한 기술로 각광을 받고 있는 P2PSIP overlay 기술과 NGN의 진화에서 채용된 IMS 네트워크와의 상호접속을 통해 두 기술의 서비스 영역 확대를 기대할 수 있다. 따라서 본 논문에서는 P2PSIP overlay와 IMS 네트워크를 상호접속 시켜 서비스의 확장이 가능한 방법에 대해 연구한다. 특히 상호접속 방법으로 가입자 가입 유형별로 적용이 가능한 구조를 나타내고, 세션 설정 시간 관점에서 트래픽 모델과 지연 특성을 분석한다. 그리고 제안 방식의 특성 분석 및 평가를 위해 시뮬레이션 모델을 통해 세션 설정지연 시간을 분석하고, 가입자 가입 유형별 적절한 상호접속 방법을 제시한다. 그 결과 P2PSIP overlay 전용 가입자인 경우는 gateway AS를 통해 IMS에 접속하는 구조 그리고 P2PSIP overlay와 IMS 네트워크에 동시 가입한 경우는 I-CSCF을 통해 접속하는 구조가 세션 설정 지연 특성 관점에서 가장 우수함을 분명히 한다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.140-140
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• 2018

The 3D interconnect technologies have been appeared, as the density of Integrated Circuit (IC) devices increases. Through Silicon Via (TSV) process is an important technology in the 3D interconnect technologies. And the process is used to form a vertically electrical connection through silicon dies. This TSV process has some advantages that short length of interconnection, high interconnection density, low electrical resistance, and low power consumption. Because of these advantages, TSVs could improve the device performance higher. The fabrication process of TSV has several steps such as TSV etching, insulator deposition, seed layer deposition, metallization, planarization, and assembly. Among them, TSV metallization (i.e. TSV filling) was core process in the fabrication process of TSV because TSV metallization determines the performance and reliability of the TSV interconnect. TSVs were commonly filled with metals by using the simple electrochemical deposition method. However, since the aspect ratio of TSVs was become a higher, it was easy to occur voids and copper filling of TSVs became more difficult. Using some additives like an accelerator, suppressor and leveler for the void-free filling of TSVs, deposition rate of bottom could be fast whereas deposition of side walls could be inhibited. The suppressor was adsorbed surface of via easily because of its higher molecular weight than the accelerator. However, for high aspect ratio TSV fillers, the growth of the top of via can be accelerated because the suppressor is replaced by an accelerator. The substitution of the accelerator and the suppressor caused the side wall growth and defect generation. The suppressor was used as Single additive electrodeposition of TSV to overcome the constraints. At the electrochemical deposition of high aspect ratio of TSVs, the suppressor as single additive could effectively suppress the growth of the top surface and the void-free bottom-up filling became possible. Generally, copper was used to fill TSVs since its low resistivity could reduce the RC delay of the interconnection. However, because of the large Coefficients of Thermal Expansion (CTE) mismatch between silicon and copper, stress was induced to the silicon around the TSVs at the annealing process. The Keep Out Zone (KOZ), the stressed area in the silicon, could affect carrier mobility and could cause degradation of the device performance. Cobalt can be used as an alternative material because the CTE of cobalt was lower than that of copper. Therefore, using cobalt could reduce KOZ and improve device performance. In this study, high-aspect ratio TSVs were filled with cobalt using the electrochemical deposition. And the filling performance was enhanced by using the suppressor as single additive. Electrochemical analysis explains the effect of suppressor in the cobalt filling bath and the effect of filling behavior at condition such as current type was investigated.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.30-36
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• 2010

발달로 인해 칩의 집적도가 향상되고, 그에 따라 칩 내의 전류밀도가 증가하게 되었다. 이는 칩의 온도가 상승하는 효과를 가져오게 되고, 또한 거리에 따른 온도의 변화를 증가시키는 요인이 된다. 본 논문은 칩 내의 온도의 기울기 때문에 발생되는 클락의 스큐를 최소화하기 위한 균형 스큐 트리를 생성하는 기법을 제안한다. 제안한 기법은 Elmore 지연 수식을 이용하여 연결선의 지연을 구하고 DME(Deferred Merge Embedding) 알고리즘을 통해 만들어진 클락 트리를 변형시키면서 최적의 균형 스큐 트리를 찾는다. 제안한 기법의 성능 평가를 위하여 C 언어로 제안된 기법을 구현하였고, 온도의 기울기 때문에 발생한 클락 삽입 지점을 평균 약 54%이하로 수축시킬 수 있다는 것을 시뮬레이션 결과로 보였으며, 스큐가 현저히 낮아지는 것을 확인하였다.

• Korean Chemical Engineering Research
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• 제47권1호
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• pp.1-10
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• 2009

작은 크기의 고기능성 휴대용 전자기기 수요의 급증에 따라 기존에 사용되던 수평구조의 2차원 칩의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 칩들을 수직으로 적층한 뒤, 수평 구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 칩 적층기술이 새롭게 제안되었다. 3차원 칩의 개발을 위해서는 기존에 사용되던 반도체 공정들뿐 아니라 실리콘 관통 전극 기술, 웨이퍼 박화 기술, 웨이퍼 정렬 및 본딩 기술 등의 새로운 공정들이 개발되어야 하며 위 기술들의 표준 공정을 개발하기 위한 노력이 현재 활발히 진행되고 있다. 현재까지 4~8개의 단일칩을 수직으로 적층한 DRAM/NAND 칩, 및 메모리 칩과 CPU 칩을 한꺼번에 적층한 구조의 성공적인 개발 결과가 보고되었다. 본 총설에서는 이러한 3차원 칩 적층의 기본 원리와 구조, 적층에 필요한 중요 기술들에 대한 소개, 개발 현황 및 앞으로 나아갈 방향에 대해 논의하고자 한다.

• 대한전자공학회논문지TC
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• 제47권6호
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• pp.49-57
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• 2010

인터넷을 통한 TV 서비스는 다양한 형태로 나타나지만, 금후 IMS 기반 IPTV 서비스를 제공하는 형태가 유력한 방식 중 하나이다. 따라서 IMS 기반 IPTV 시스템에 인터넷을 중심으로 하는 웹기반 IPTV 사업자가 IMS 기반 IPTV 가입자에게 서비스를 제공하는 방법에 대해 연구한다. 웹기반 콘텐츠 사업자를 IMS 기반 IPTV에 접속 가능한 3가지 방안을 제시한다. 그 중 하나는 IMS의 I-CSCF에 접속할 때, DNS 서버 및 HSS 서버를 이용하는 2가지 방식, 다른 방안으로는 IMS의 S-CSCF에 접속되어 서비스를 제공하는 방식이다. 그리고 제시한 3가지 방식의 특성 평가를 위해, 인터넷 중심의 웹기반 콘텐츠 사업자를 수용에 따라 발생하는 트래픽 특성과 각 방식별로 트래픽 모델에 대해서도 분석한다. 이를 기본으로 시뮬레이션 모델을 통해 제안한 3방식에 대해 세션 설정지연 시간을 분석하고, CSCF에 Gateway AS을 매개로하여 서비스를 제공하는 방식이 세션 설정 지연 특성 관점에서 가장 우수함을 분명히 한다. 또 IPTV 시스템의 전송 프로토콜 및 다중화 방법에 대해 간단히 설명한다.

• 융합신호처리학회논문지
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• 제24권2호
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• pp.112-118
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• 2023

IoT 기술은 인터넷과 사물이 연결되고, 사물 스스로가 데이터를 분석, 판단하여 실세계와 가상세계를 실시간으로 상호 연결하는 단계로 발전하고 있다. 이러한 IoT 기술은 센서, 액추에이터, 장치, 네트워크로 구성되어 다양한 분야에 적용되고 있으며, IoT 디바이스와 애플리케이션 수가 증가함에 따라 데이터 트래픽도 증가하고 있다. 본 논문에서는 IoT 환경에서의 IoT 디바이스와 브로커 간 성능 분석을 위해 IoT 디바이스에서 센서 데이터를 수집하고 MQTT 프로토콜을 통해 MQTT 브로커에 전달하는 시스템을 구현하였다. MQTT 기반 RTT 측정과 IoT 디바이스와 브로커 간 메시지 전송 시간을 측정하는 실험을 수행한 결과 패킷 손실은 발생하지 않았으며, 전파 지연이 RTT에 영향을 주는 것으로 실험을 통해 알 수 있었다.