• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1997년도 한국자동제어학술회의논문집; 한국전력공사 서울연수원; 17-18 Oct. 1997
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• pp.676-679
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• 1997

Networking for manufacturing is gaining importance as a nerve system of computer-integrated manufacturing(CIM). Among the various network types, the most inexpensive type called fieldbus is specifically aimed to interconnect simple devices such as sensors and actuators. For this purpose, there are several choices of the protocol such as Profibus, FIP, Foundation Fieldbus, and IEC/ISA fieldbus. This paper presents the simulation results of Profibus and FIP. Both protocols has been simulated in order to evaluate the performance such as transmission delay and throughput under different protocol parameter setting and traffic conditions.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.357-360
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• 2002

In this paper, we propose a technique to eliminate 1,he effect of false paths in the calculation of the distribution of the maximum delay of a given CMOS combinatorial circuit, when distributions of interconnect delays and gate switching delays of the circuit are given. The technique can be incorporated into our algorithm for the statistical static timing analysis, which can take correlations of the delays into account.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.81-90
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• 2004

집적회로 시스템이 고집적화 됨에 따라, 연결선은 회로 전체 성능을 결정하는 중요한 요소가 되었다. 버퍼 삽입은 연결선의 성능 향상의 효과적인 방법이다. 하나의 신호선이 허용 범위를 넘는 전달지연시간을 가질 때, 우리는 하나 또는 그 이상의 버퍼를 삽입하여 지연시간을 줄일 수 있다. 이제까지 많은 연구들에서 하나의 신호선에 대해 버퍼를 삽입하는 방법을 개발하였으나, 우리는 여러 신호선에 동시에 버퍼 위치를 찾아 버퍼를 삽입하는 방법을 연구하였다 이 방법은 여러 개의 신호선에 버퍼를 삽입하는 위치를 찾는 어려움을 효과적인 방법을 이용하여 그 위치를 결정한다. 또한 본 연구에서는 fan-out이 여럿인critical path에 대해서도 버퍼 삽입으로 지연시간을 최적화하는 기술을 개발하였다. 이 방법은 Elmore Delay 모델을 이용하여 지연시간을 계산하고 각 신호선에 지연시간을 최적화 할 수 있는 버퍼를 결정한다.

• 한국통신학회논문지
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• 제22권1호
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• pp.12-20
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• 1997

Physical interconnect such as Printed Circuit Board(PCB) traces introduces new challenges for parameter extraction and delay calculation for high-speed system design. PCB traces are dominated by frequency dependent LC propagation which makes precharacterization difficult for all possible configurations. Moreover, simulating the transient behavior of the trace for noise and delay analysis requries the combined used of a variety of models and techniques for efficiently handling lossy, low-loss, frequency dependent, and coupled transmission lines together with lumped elements. In this paper we explain how the frequency dependence caused by ground plane proximity and skin effects can be modeled using the adstracted models. These abstracted (lumped) models are SPICE-compatible and can be simulated in time-domain, along with precharacterized lumped parasitic elements and nonlinear driver and load models.

• 제어로봇시스템학회논문지
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• 제11권8호
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• pp.709-716
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• 2005

As a way to build more efficient and intelligent container cranes for todays hub ports, communication networks are used to interconnect numerous sensors, actuators, controllers, and operator switches and consoles that are spatially distributed over a crane. Various signals such as sensor values and operator's commands are digitized and broadcast on the network instead of using separate wiring cables. This not only makes the design and manufacturing of a crane more efficient, but also easier implementation of intelligent control algorithms. This paper presents the performance evaluation of CAN(Controller Area Network), TTP(Time Triggered Protocol) and Byteflight that can be used for cranes. Through discrete event simulation, several important quantitative performance factors such as the probability of a transmission failure, average system delay (data latency) and maximum system delay have been evaluated.

• 마이크로전자및패키징학회지
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• 제31권3호
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• pp.38-41
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• 2024

반도체 제조에서 정렬 공정은 모든 제조 공정의 기본이며, 정렬 오차는 필연적으로 발생한다. 정렬 오차는 저항 증가, 신호 지연, 열화 등의 문제를 유발할 수 있다. 본 연구에서는 금속 배선 및 본딩 구조에서 정렬 오차가 발생할 때 접합면의 전기적 특성 변화에 대해 체계적으로 분석하였다. 연구 결과, 접합면의 모서리 부분에 전류 밀도가 집중되고, 특히 경계면 가운데 부분의 전류 밀도가 취약한 것을 확인할 수 있었다. 정렬 오차가 증가함에 따라 전류 경로가 재분배되어 기존에 전류가 집중되었던 특정 부분이 사라지고 접촉 면적이 증가하는 효과가 나타나, 특정 취약 부분의 저항이 감소하는 현상이 관찰되었다. 이러한 결과를 통해 본딩 접합면의 취약한 부분을 제거할 수 있는 구조적 개선 방안이 제시된다면, 기존 배선보다 저항 성능이 크게 향상된 배선을 구현할 수 있음을 시사한다. 본 연구는 정렬 오차가 전기적 특성에 미치는 영향을 명확히 규명함으로써, 반도체 소자의 전기적 성능을 최적화하고 제조 공정의 효율성을 높이는 데 중요한 기여를 할 것으로 기대된다.

• 마이크로전자및패키징학회지
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• 제20권3호
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• pp.1-6
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• 2013

TSV는 그동안 3D IC 적층을 하는데 핵심 기술로 많이 연구되어 왔고, RC delay를 줄여 소자의 성능을 향상시키고, 전체 시스템 사이즈를 줄일 수 있는 기술로 각광을 받아왔다. 최근에는 TSV를 전기적 연결이 아닌 소자의 열관리를 위한 구조로 연구되고 있다. TSV를 이용한 liquid cooling 시스템 개발은 TSV 제조, TSV 디자인 (aspect ratio, size, distribution), 배선 밀도, microchannel 제조, sealing, 그리고 micropump 제조까지 풀어야 할 과제가 아직 많이 남아있다. 그러나 TSV를 이용한 liquid cooling 시스템은 열관리뿐 아니라 신호 대기시간(latency), 대역폭(bandwidth), 전력 소비(power consumption), 등에 크게 영향을 미치기 때문에 3D IC 적층 기술의 장점을 최대로 이용한 차세대 cooling 시스템으로 지속적인 개발이 필요하다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.80-89
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• 2006

급격한 공정 기술의 발전과 새로운 소재의 도입은 공정 제어를 어렵게 할 뿐만 아니라, 공정 편차를 증가시킨다. 이러한 공정 편차는 레이아웃상의 데이타와 실제 웨이퍼 상의 데이타간의 차이를 유발시킴으로써, 설계자가 원하는 성능을 갖는 회로를 구현하는데 많은 장애가 되고 있다. 따라서, 본 논문은 공정 편차가 회로의 특성에 미치는 영향을 $0.13{\mu}m$ 이하의 설계에 반영 할 수 있도록 배선의 worstcase를 정확하고 빠르게 결정할 수 있는 새로운 설계 환경을 구현하였다. 이를 위하여 Common Geometry와 Maximum Probability 기법을 개발하였으며, 이들을 기반으로 새로운 worstcase 최적화 알고리즘을 제안하였다. 본 논문께서 제안된 알고리즘의 정확성 검증은 UMC $0.13{\mu}m$ Logic 공정을 사용하여 제작된 31단 Ring Oscillator의 시간 지연(Delay time)을 측정값과 비교하였다. 검증 결과, 제안된 알고리즘을 사용하여 worstcase 최적화를 할 경우, 신호선 위에 도선이 있는 경우와 없는 경우 모두 상대 오차가 1.0% 내외로 기존의 optimizer를 사용한 경우에 비하여 두배이상 정확함을 알 수 있었다. 또한, 새로운 worstcase 설계 환경을 사용하여 최적화한 경우, 기존의 optimizer를 사용하여 최적화한 경우에 비하여 worstcase 최적화 속도가 약 32.01% 단축되었음을 확인하였다. 더불어, 기존의 방법으로 정확한 시뮬레이션이 어려웠던 비정규분포를 갖는 경우에 대해서도 정확한 worstcase를 예측함을 확인하였다.

• 마이크로전자및패키징학회지
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• 제6권2호
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• pp.37-43
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• 1999

대용량, 고속 정보처리가 요구되는 시스템의 모듈은 데이터 처리의 고속성 및 회로의 고집적이 가능한 MCM의 형태로 구현되어 ATM, GPS 및 PCS 등의 분야에 광범위하게 응용되고 있다. 3개의 칩으로 구성되고 2.48 Gbps의 데이터 처리용량을 가지는 ATM Switching 모듈을 기판 Size 48$\times$48mm2, Cu/PhotoBCB를 이용한 10 Multi-Layer 그리고 491 Pin PBGA 형태의 MCM을 개발하였다. MCM 개발을 위해 요구되는 기술로는 고속신호 특성구현을 위해 Interconnect Characterization을 통한 기판/ 패키지의 설계 파라미터 추출, 고밀도 MCM 에서의 방열처리 그리고 MCM 개발의 가장 난점중의 하나인 시험성 확보를 들 수 있다. ATM Switching MCM 개발을 위해 MCM-D 기판에서의 Interconnect Characterization을 통한 신호지연, 비아특성, 신호간섭(Cross-talk) 파라미터 등을 추출하였다. 고집적 구조에서 15.6Watt의 방열처리를 위해 열 해석을 진행하고 기판에 열 비아 1.108개를 형성하고 패키지 전체에 $85^{\circ}C$ 이하 유지조건의 방열처리를 하였다. 마지막으로 시험성 확보를 위해 미세 간격 프로빙을 통한 기판 검증 및 복잡한 패키지/어셈블리 공정검증을 위해 Boundary Scan Test(BST)를 적용하여 효과적이고 비용 절감형의 제품을 개발하였다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.41-48
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• 2005

미세 선 폭을 갖는 반도체 칩에서 관찰할 수 있는 crosstalk 효과는 배선 회로 사이에 존재하는 결합 커패시턴스에 의한 현상이다. 칩 전체에 대한 타이밍 분석의 정확도는 칩을 구성하는 셀과 배선에 대한 지연시간 예측 자료의 정확도에 의해서 결정된다. 본 논문에서는 결합 커패시턴스에 의한 crosstalk 효과를 반영하여 지연시간을 정확하고 효율적으로 계산할 수 있는 CMOS 셀 구동 모델과 관련 알고리즘을 제안하고 있다. 제안한 모델과 알고리즘을 지연시간 계산 프로그램에 구현하고, 칩 레이아웃에서 추출한 벤치마크회로에 대한 지연시간 예측에 적용하였다. Victim에 영향을 주는 Aggressor를 $0\~10$개까지 연결하여 각각의 경우에 대한 셀 및 배선의 지연시간을 HSPICE와 비교한 결과 $1\%$ 내외의 오차를 보이는 우수한 정확도를 확인하였다.