• 전자공학회논문지A
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• 제33A권10호
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• pp.186-194
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• 1996

The SliM (sliding memory plane) array processor has been proposed to alleviate disadvantages of existing mesh-connected SIMD(single instruction stream- multiple data streams) array processors, such as the inter-PE(processing element) communication overhead, the data I/O overhead and complicated interconnections. This paper presents the deisgn and implementation of SliM image processor ASIC (application specific integrated circuit) chip consisting of mesh connected 5 X 5 PE. The PE architecture implemented here is quite different from the originally proposed PE. We have performed the front-end design, such as VHDL (VHSIC hardware description language)modeling, logic synthesis and simulation, and have doen the back-end design procedure. The SliM ASIC chip used the VTI 0.8$\mu$m standard cell library (v8r4.4) has 55,255 gates and twenty-five 128 X 9 bit SRAM modules. The chip has the 326.71 X 313.24mil$^{2}$ die size and is packed using the 144 pin MQFP. The chip operates perfectly at 25 MHz and gives 625 MIPS. For performance evaluation, we developed parallel algorithms and the performance results showed improvement compared with existing image processors.

• ETRI Journal
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• 제29권3호
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• pp.259-269
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• 2007

The ubiquitous flexible operating system (UbiFOS) is a real-time operating system designed for cost-conscious, low-power, small to medium-sized embedded systems such as cellular phones, MP3 players, and wearable computers. It offers efficient real-time operating system services like multi-task scheduling, memory management, inter-task communication and synchronization, and timers while keeping the kernel size to just a few to tens of kilobytes. For flexibility, UbiFOS uses various task scheduling policies such as cyclic time-slice (round-robin), priority-based preemption with round-robin, priority-based preemptive, and bitmap. When there are less than 64 tasks, bitmap scheduling is the best policy. The scheduling overhead is under 9 ${\mu}s$ on the ARM926EJ processor. UbiFOS also provides the flexibility for user to select from several inter-task communication techniques according to their applications. We ported UbiFOS on the ARM9-based DVD player (20 kB), the Calm16-based MP3 player (under 7 kB), and the ATmega128-based ubiquitous sensor node (under 6 kB). Also, we adopted the dynamic power management (DPM) scheme. Comparative experimental results show that UbiFOS could save energy up to 30% using DPM.

• 한국전자파학회논문지
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• 제12권7호
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• pp.1147-1156
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• 2001

본 논문에서는 레이다 수신신호의 거리 및 방위 방항 데이터의 위상 연속성을 유지하면서 프로세서간의 데이터 전송량을 최소화하는 레이다 신호처리기 구조를 제안하였다. 이는 레이다 기능 알고리듬의 추가나 운용 시나리오 변경 등에 의한 하드웨어 재구성이나 확장이 용이한 다중 DSP 구조의 프로그램 가능한 레이다 신호처리기 이다. 기능 알고리듬 수행 및 신호처리 결과 데이터 전송 소요시간을 측정하여 병열 분산처리 가능한 타스크 구조로 신호처리기를 설계함으로써, 레이다의 기능 알고리듬 수행시 프로세서간 데이터 교환을 필요없게 하였다. 레이다 신호처리기를 구현하기 위하여 아날로그 디바이스사의 ADSP-21060 프로세서가 탑재된 스리트럼사의 Morocco-2 보드와 병렬처리 소프트웨어 개발 도구인 APEX-3.2를 이용하였다.

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1096-1101
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• 2004

급증하는 인터넷 이용자로 인한 인터넷 트래픽의 폭발적인 증가는 라우터에서 패킷 전달의 병목현상을 일으켜 망의 성능에 큰 영향을 미치고 있다. 이러한 문제점을 해결하기 위해 고속 대용량 라우터 시스템은 분산형 시스템 구조를 갖는다. 분산형 라우터 시스템은 메인카드 프로세서에서 라우팅 테이블(Routing Table)을 관리하고 IPC(Inter processor Communication)를 통해 라인카드 프로세서로 포워딩테이블(Forwarding Table)을 전달하게 함으로서 패킷처리가 분산되어 wire-speed로의 포워딩 기능을 가능하게 하여 망의 성능을 개선시키는 효과를 갖는다. 이와 같은 프로세서의 분산은 각종 정보의 원활한 교환을 위해 IPC 기능을 필요로 하며, 특히 이더넷을 이용한 IPC의 구성은 비용 대비효과 측면에서 주로 사용되고 있다. 그러나 IPC를 통해서 처리하여야만 하는 OAM(Operation, Administration and Maintenance) 및 상위 프로토콜 관련 패킷의 증가로 IPC의 처리에서 병목현상이 발생하게 되었다. 본 논문에서는 기존 IPC의 TCP/IP(또는 UDP/IP)를 통한 2-계층 처리를 단일계층에서 처리할 수 있는 구조인 R-IPC(Reduced IPC) 프로토콜을 제안함으로써 평균 10%이상의 패킷처리 성능개선을 가져왔다.

• 전자공학회논문지A
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• 제33A권5호
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• pp.55-64
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• 1996

This paper presents performance evaluation of a new high speed inter-processor communication(HIPC) network for large capacity and high performance digitral switching system. The HIPC structure implements the fast reservation and concurrent arbitration technique (modified round-robin arbitration). The performance evaluation of HIPC was performed by not only computer simulation but also numerical approximation method which was derived for a single server multi-queue system with nonexhaustive cyclic service. The approximation results are almost same with that of computer simulation. The TDX-10 basic callscenario was applied to the HIPC netowrk and analyzed. these results were compared with TDX-10 IPC and shows that the difference of th emean waiting time in the TX buffer of NTP node increases sharply according to the increase of the message arrival rate.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2006년도 하계학술대회
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• pp.77-81
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• 2006

Because of the rapid increasing of network user, there are some problems to tolerate the network overhead. Recently, the research and technology of the user-level for high performance and low latency than TCP/IP which relied upon the kernel for processing the messages. For example, there is an Infiniband technology. The Infiniband Trade Association (IBTA) has been proposed as an industry standard for both communication between processing node and I/O devices and for inter-processor communication. It replaces the traditional bus-based interconnect with a switch-based network for connecting processing node and I/O devices. Also Infiniband uses RDMA (Remote DMA) for low latency of CPU and OS to communicate between Remote nodes. In this paper, we develop the SRP (SCSI RDMA Protocol) which is Storage Access Protocol on Infiniband network. And will compare to FC (Fibre Channle) based I-SCSI (Internet SCSI) that it is used to access storage on Etherent Fabric.

• 한국정보처리학회논문지
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• 제5권5호
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• pp.1151-1161
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• 1998

본 논문은 서로 다른 성능을 가진 프로세서들로 구성된 다중컴퓨터 시스템에서 태스크의 할당에 관한 문제를 다룬다. 다중 컴퓨터 시스템의 성능을 최대로 발휘하기 위해서는 분산구조를 가진 프로그램 모듈들을 실행시간을 최소화하도록 각 프로세서에 할당하여야 한다. 이러한 할당방법을 태스크의 균등할당이라 하는데 부하가 적절하기 못한 프로세서는 제 성능을 발휘하지 못하고 전체 시스템의 성능을 저하시키기 때문에 태스크를 균등하게 할당하는 것이 성능향상을 위한 좋은 방법이다. 이러한 태스크 할당문제를 해결하기 위하여 본 논문에서는 비 균등 할당의 비용을 수식화 할 수 있는 새로운 목적함수를 제시하였다. 제안된 목적함수를 사용하여 태스크 할당문제를 통신비용과 작업비용, 그리고 비 균등 할당비용의 합을 최소화하는 문제로 단순화 시켰다. 이렇게 변화된 문제는 NP-hard의 문제이므로 최적에 근사한 할당을 구하는 $O(n^2m)$의 복잡도를 가지는 휴리스틱 알고리즘을 제안하였다. 이때 m, n은 각각 태스크와 프로세서의 개수이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.165-168
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• 2002

As the demand for higher data-rate chip-to-chip communication such as memory-to-controller, processor-to-processor increases, low cost high-speed serial links\ulcorner become more attractive. This paper describes a 0.25-fm CMOS 1.6Gbps/pin 4-level transceiver using Stub Series Terminated Logic for high Bandwidth. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by channel low pass effects, process-limited on-chip clock frequency, and serial link distance. The proposed transceiver uses multi-level signaling (4-level Pulse Amplitude Modulation) using push-pull type, double data rate and flash sampling. To reduce Process-Voltage-Temperature Variation and ISI including data dependency skew, the proposed high-speed calibration circuits with voltage swing controller, data linearity controller and slew rate controller maintains desirable output waveform and makes less sensitive output. In order to detect successfully the transmitted 1.6Gbps/pin 4-level data, the receiver is designed as simultaneous type with a kick - back noise-isolated reference voltage line structure and a 3-stage Gate-Isolated sense amplifier. The transceiver, which was fabricated using a 0.25 fm CMOS process, performs data rate of 1.6 ~ 2.0 Gbps/pin with a 400MHB internal clock, Stub Series Terminated Logic ever in 2.25 ~ 2.75V supply voltage. and occupied 500 * 6001m of area.

• 한국컴퓨터정보학회논문지
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• 제1권1호
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• pp.53-64
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• 1996

이동 통신 시스템에서 DSP 기능을 수행하는 적응필터를 설계하기 위한 방법으로는 최소-제곱조정(Least-squares adjustment) 알고리즘. Fast-Kalman 알고리즘 그리고 적응 격자(adaptive lattice) 알고리즘이 있다. 최소-제곱 조정 알고리즘은 적응 등화의 신호처리를 위해 고속 수렴하고이동 통신 시스템의 다중 경로 페이딩 채널에서 발생되는 심볼간 간섭을 제거하는데 사용된다. 본 논문에서는 기존의 최소-제곱 조정 알고리즘의 계수를 몇 가지 새로운 데이타 순서에 대한 샘플링 된 신호 벡터의 대수학적인 특성을 적절히 조정하여 구하는 방법을 제시하였고 컴퓨터 시물레이션 결과 기존 알고리즘들보다 고속 수렴하고 반복 수행 속도가 개선됨을 확인하였다.

• 정보처리학회논문지A
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• 제10A권4호
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• pp.389-396
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• 2003

인피니밴드(InfiniBand) 기술은 클러스터 컴퓨팅용 고성능 시스템 연결망으로의 활용을 목적으로 컴퓨터 업계를 중심으로 활발히 개발되고 있는 차세대 시스템 연결망 기술이다. 본 논문에서는 고성능 클러스터 시스템을 위한 인피니밴드 시스템 연결망의 설계와 구현을 다루며, 특히 이중(dual) ARM9 프로세서를 기반으로 한 인피니밴드 호스트 채널 어댑터(host channel adapter HCA) 개발에 초점을 맞추어 기술한다. KinCA라는 코드명이 부여된 HCA는 클러스터 시스템의 각 호스트 노드(host node)를 하드웨어 및 소프트웨어적으로 인피니밴드 연결망에 연결한다. ARM9 프로세서 코어는 다중 처리기 구성을 위해 필요한 기능을 지원하지 않으므로, 두 개의 프로세서간 통신 및 인터럽트 메커니즘을 설계하여 Kinch 칩에 내장하였다. 일종의 SoC인 KinCA 칩은 0.18$\mu\textrm{m}$ CMOS 기술을 사용하여 564핀 BGA(Ball Grid Array) 소자로 제작되었다. KinCA는 호스트 노드에 장착되어 송신과 수신 각각에 대하여 10Gbps의 고속 대역폭을 제공함으로써 고성능 클러스터 시스템의 구현을 가능하게 해준다.