• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.981-985
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• 2004

In this paper we designed the motor control IP Core and evaluate its quality from the viewpoint of IP reuse. The most attractive merit of this methodology, so called IP-based hardware design, is hardware reuse. Although various vendors designed hardware with the same specification and got the same functional results, all that IPs is not the same quality in the reuse aspect. As tremendous calls for SoC have been increased, associated research about IP quality standard, VSIA(Virtual Socket Interface Alliance) and STARC(Semiconductor Technology Academic Research Center), has been doing best to make the IP quality evaluation system. And they made what conforms to objective IP design standard. We suggest the methodology to evaluate our own designed motor control IP quality with this standard. To attain our goal, we designed motor control IP that could control the motor velocity and position with feedback compensation algorithm. This controller has some IP blocks : digital filter, quadrature decoder, position counter, motion compensator, and PWM generator. Each block's functionality was verified by simulator ModelSim and then its quality was evaluated. To evaluate the core, We use Vnavigator for lint test and ModelSim for coverage check. During lint process, We adapted the OpenMORE's rule based on RMM (Reuse Methodology Manual) and it could tell us our IP's quality in a manner of the scored value form. If it is high, its quality is also high, and vice versa. During coverage check ModelSim-SE is used for verifying how our test circuits cover designs. This objective methods using well-defined commercial coverage metrics could perform a quantitative analysis of simulation completeness. In this manner, We evaluated the designed motor control IP's quality from the viewpoint of reuse. This methodology will save the time and cost in designing SoC that should integrate various IPs. In addition to this, It can be the guide for comparing the equally specified IP's quality. After all, we are continuously looking forward to enhancing our motor control IP in the aspect of not only functional perfection but also IP reuse to prepare for the SoC-Compliant motor control IP design.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.924-927
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• 2009

IT-SoC의 성능 향상과 개발기간 단축을 위한 IP 재사용 (reuse) 기술은 SoC 산업이 본격적으로 성장하기 위한 필수 요소이다. 이러한 IP 기술은 수요기업의 요구에 부응하는 적합한 사양을 결정하고 표준화 하는 일이 매우 중요하며, 무엇보다도 수입에 의존하지 않는 국산 기술의 개발이 중요하다. 본 고에서는 반도체 설계의 지식재산권화의 필요성과 그 재사용에 대한 중요성에 대하여 분석하고 논의한다. 특별히, 미국의 CAST 사에서 수입하여 사용하고 있는 암호화 IP를 예를 들어 문제점을 분석한다.

• 전기전자학회논문지
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• 제18권3호
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• pp.349-355
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• 2014

반도체 IP를 재사용하여 통합 칩을 개발하기 위해서는 반도체 IP 인터페이스의 정확한 이해가 필수적이다. 그러나 이들 인터페이스는 대부분 원래 설계자의 스타일대로 기술되어 있는데다가 기술 방법이 제각각이어서 통합 칩 설계자가 이해하는데 많은 혼란이 따른다. 본 논문에서는 반도체 IP 인터페이스를 기술하는 표준화된 방법을 제안한다. 제안하는 기술 방법은 반도체 IP 인터페이스를 IP 정보, 기술 수준, 모델 제공, 데이터 타입, 인터페이스 정보, 포트 정보, 신호 정보, 프로토콜 정보, 소스 파일의 9개 항목으로 나누어 정의한다. 제안된 방법은 통합 칩 설계자가 반도체 IP의 인터페이스를 이해하고 통합 칩을 구현하는데 도움이 된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.172-175
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• 2000

In this paper, we address the requirement of VHDL parser for design rule checker, and the structure and implementing method of design rule checker which checks if IP design is valuable to reuse. This checker builds the grammar trees from the design rules, and the internal graphs representation from IP design data. It maps the nodes of the grammar trees and the internal graphs to check if it violates the design rules. The design rule checker can do the cross reference between source codes and error messages to find error position easy.

• 전기전자학회논문지
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• 제18권3호
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• pp.341-348
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• 2014

재사용하고자 하는 다수의 반도체 IP를 연결하여 통합 칩을 구현하는 경우, 각각의 반도체 IP에 대해 합성이 가능한 코드 파일과 시뮬레이션 및 검증이 가능한 인터페이스 모델링 파일을 제공하여야 한다. 그러나 이들 반도체 IP의 설계자가 모두 다르기 때문에 인터페이스 모델링 파일의 기술 방법 및 구체도 수준이 제각각이어서 시뮬레이션 및 검증이 어렵다는 문제가 있다. 본 논문에서는 반도체 IP 인터페이스의 모델링을 몇 가지 정의된 구체도 수준으로 제한하여 표준화한 모델링 방법을 제안한다. 제안된 방법은 통합 칩 설계자가 서로 다른 반도체 IP를 손쉽게 연결하여 시뮬레이션하고 검증하는데 도움이 된다.

• 정보처리학회논문지C
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• 제12C권4호
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• pp.481-488
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• 2005

현재 무선 네트워크 IP를 위한 이동성 자원의 표준인 Mobile IP는 이동 노드(Mobile Node, MN)의 접속에 관한 사용자 인증이 비효율적이다. 본 논문에서는 네트워크 구성원들의 상호 인증 및 보안 서비스를 위해서 인증(Authentication), 권한부여(Authorization) 및 과금(Accounting)을 지원하는 AAA 프로토콜에 기반하여 Mobile IP의 보안성을 유지하고 빠른 핸드오프를 수행하는 새로운 보안 핸드오프 방식을 제안한다. AAA 프로토콜은 QoS를 제한하는 비효율적인 인증 절차가 존재하여 MN이 핸드오프를 수행할 때마다 새로운 세션 키를 분배 받아야 한다. 본 논문에서는 MN이 핸드오프를 수행할 때 발생하는 지연 시간과 MN의 인증으로 인한 AAA 서버의 오버헤드를 줄이고자 공유(Overlap, 오버랩) 네트워크 구조 기반의 세션키 재사용 방법을 제안한다 본 방식에서는 MN의 보안성 향상을 위하여 공유 세션 키를 유선상에서 전달하는 방식에 기반하고, 그에 따라 신속하고 자연스러운 핸드오프 메커니즘을 제공한다. 분석적 모델링결과에 의하면 제안하는 방식은 기존 세션키 재사용 방식과 비교하여 핸드오프 시간을 고려하는 핸드오프 실패율에 있어서 $40\%$정도의 성능향상을 보인다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.769-770
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• 2011

본 논문에서는 정보기술 시스템온칩을 구성하는 방법을 제안하였다. 시스템온칩을 구현하기 위해 설계자는 IP의 재사용을 염두해 두어야 한다. IP 블록은 미리 설계되어지고 검증되기 때문에 설계자는 개별 부품의 올바름과 수행에 대해 거정을 하지 않아도 된다.또한, 정보기술 시스템온침의 임베디드된 코어는 시스템 레벨의 테스트 메카니즘을 호출하여 사용한다. 실제에 있어, IP 블록을 사용하여 조립할 때 아직까지는 error-prone, labor-intensive, time-consuming 과정을 사용한다. 본 논문에서는 시스템온칩 설계자가 IP 블록과 툴을 사용하는 것에 �X점을 맞추었다.

• 한국정보처리학회논문지
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• 제4권8호
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• pp.1961-1974
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• 1997

하이퍼미디어 기반 인터넷서비스의 확산으로 월드와이드웹(WWW)은 대중적으로 널리 알려지게 되었고 이런 하이퍼미디어 어플리케이션의 응용분야로서 인터넷 프로토콜인 TCP/IP와 HTTP를 이용하여 기업내부업무를 처리하고자 하는 인트라넷 어플리케이션도 점차 대두되고 있다. 인트라넷 어플리케이션은 단순한 정보획득 뿐만 아니라, 정보의 생산, 수정 및 삭제 등을 하이퍼미디어 형식으로 수행해야 되기 때문에 정보의 획득에만 비중을 둔 기존의 하이퍼미디어 어플리케이션 개발방법론을 그대로 적용하기엔 부적당하다고 볼 수 있다. 본 논문은 객체지향 방법론을 이용하여 인트라넷 환경에 맞게 적용하기엔 부적당하다고 볼 수 있다. 본 논문은 객체지향 방법론을 이용하여 인트라넷 환경에 맞게 적용한 객체지향 인트라넷 어플리케이션 개발방법론(OOIDM)을 제안한다. 그리고 설계정보의 재사용을 위해 인트라넷 영역에서 사용될 숙 있는 설계패턴을 제안하고, 이를 OOIDM에 적용한 사례연구도 제시하였다. 인트라넷 영역에서 설계패턴의 적용은 많은 잇점을 가져다 주었다. 설계패턴은 성공적인 설계정보와 그 구조의 재사용을 용이하게 해주었고, 이에 따른 설계결정(design decision)을 감소시켜 주었다.

• 스마트미디어저널
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• 제3권4호
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• pp.9-15
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• 2014

버츄얼 플랫폼은 SoC를 구성하는 프로세서 코어 및 주변장치들을 소프트웨어로 모델링한 것으로, 현재 국내외 대기업에서는 버츄얼 플랫폼을 활용한 Top-Down 설계 플로우를 기반으로 최적 SW+SoC 융합시스템 구조 설계 및 IP 재활용을 통해 개발한 다양한 플랫폼을 제품 개발에 활용하고 있다. 본 논문에서는 오픈 IP인 OpenRISC 프로세서 코어 기반의 버츄얼 플랫폼을 제안한다. 제안된 버츄얼 플랫폼은 타겟 코드를 호스트 코드로 변환하여 수행하는 코드 변환 기법을 사용하여 약 20 MIPS 급의 고속 에뮬레이션을 지원한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 제13회 춘계학술대회 및 임시총회 학술발표 논문집
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• pp.1089-1094
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• 2000

소형 고성능 가전기기를 실현하기 위한 다기능 고집적의 실리콘화에 대응하기 위하여 반도체 업계는 SoC(System On a Chip) 설계, 반도체 지적 재산권인 IP(Intellectual Property)에 관한 연구를 두개의 핵심 연구 항목으로 설정하여 진행되어 왔다. 반도체 레이아웃 이식 자동화 시스템은 설계 재활용(Design Reuse), IP의 실용화와 확산을 위한 핵심 연구 과제 중의 하나로써, Time-To-Market 과 Time-To-Money 를 동시에 가능토록 하는 근간의 기술이 된다. 본 연구는 정확하고 고속의 IP내의 반도체 소자 인식 알고리즘, 그래프를 이용한 제한 조건의 구현과 해석, 향상된 컴팩션(Compaction) 알고리즘의 연구로 말미암아 기존의 연구 결과 대비 평균 20배의 속도 향상과 평균 41%의 메모리만을 사용함으로써 경쟁 기술 대비 월등한 우위를 보이고 있다. 이로써, 대형의 반도체 설계 도면의 처리를 가능하도록 하였으며, 반도체 IP의 응용성(flexibility)을 부여 함으로써, IP의 재활용의 기초 연구와 SoC 설계 확산에 지렛대 역할을 하는 연구가 되리라고 예측한다.