• 대한전자공학회논문지SD
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• 제46권2호
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• pp.15-23
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• 2009

본 논문은 높은 데이터 처리율을 요하는 MIMO-OFDM 시스템을 위하여 고속의 낮은 하드웨어 복잡도를 가진 128/64-point $radix-2^4$ FFT/IFFT 프로세서 설계에 대해 제안한다. 높은 Radix 다중경로 지연 피드백 (MDF) FFT구조는 고속의 데이터 처리율과 낮은 하드웨어 복잡도를 제공한다. 제안하는 프로세서는 128-point와 64 Point FFT/IFFT의 동작을 지원할 뿐만 아니라 4-병렬 데이터 경로를 사용함으로써 높은 데이터 처리율을 지원한다. 또한, 제안하는 프로세서는 기존의 128/64-point FFT/IFFT 프로세서에 비해 낮은 하드웨어 복잡도를 지닌다. 제안된 FFT/IFFT 프로세서는 IEEE 802.11n 표준의 요구사항을 만족시키며 140MHz 클락 속도에서 560MSample/s의 높은 데이터 처리율을 가진다.

• 대한전자공학회논문지TC
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• 제44권11호
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• pp.11-18
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• 2007

FFT(Fast Fourier Transform) 프로세서는 WiBro, DAB, UWB와 같은 OFDM 시스템의 구현에 있어 중요한 블록 중 하나이다. 현재, FFT 프로세서의 구현에 관한 연구는 계속 이루어지고 있으며 대부분의 연구들은 곱셈기의 수나 면적감소, 메모리 사이즈 감소, 제어회로를 감소시키는 것에 초점을 두어 진행되고 있다. 본 논문에서는 IFFT(Inverse Fast Fourier Transform)에서 요구되는 메모리를 감소시키기 위하여 mapping 방법을 토대로 한 새로운 IFFT 설계방법을 제안한다. WiBro를 위한 1024포인트 IFFT를 설계하기 위해 $Radix-2^4$ SDF(Single-Path Delay Feedback) 구조를 사용하여 시뮬레이션하였으며 제안된 IFFT 설계방법으로 구현했을 시 기존의 방법으로 설계했을 때와 비교하여 메모리가 차지하는 면적에서 60%이상의 감소와 입력비트별로 다양한 SQNR(Signal-to-Quantization-Noise Ratio) 이득을 보였다.

• 한국통신학회논문지
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• 제24권7A호
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• pp.1005-1015
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• 1999

본 논문에서는 BPSK (binary shift keying) 방식을 사용하고 IFFT (inverse fast Fourier transform)와 FFT를 이용하여 기저 대역 변조기 및 복조기를 디지털로 구현한 MC-CDMA (multi carrier-code division multiple access) 시스템과 동일한 비트오율 (bit error rate) 성능을 갖고, 계산량과 대역폭을 줄이는 IFFT/FFT 기반의 새로운 디지털 구현 알고리즘 및 제안된 알고리즘에 적용되는 등화기 구조를 제안한다. 제안된 방법은 2개의 N/2-point 실수신호를 N/2-point IFFT와 FFT를 이용하여 동시에 변환하고 다시 복원할 수 있는 변형된 FFT 알고리즘에 기반을 두고 있다. 제안된 방법의 성능은 부가성 백색 가우시안 잡음 채널과 주파수 선택적 페이딩 채널 하에서 equal gain combiner와 maximal ratio combiner 등화기에 의한 다이버시티를 이용하여 수신했을 경우에 대한 모의실험을 통해 확인하였다.

• 한국정보통신학회논문지
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• 제14권1호
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• pp.205-212
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• 2010

본 논문에서는 OFDM 기반의 통신 시스템용 FFT/IFFT 코어 생성기 (FCore_Gen)를 구현하였다. FCore_Gen은 FFT 길이, 입력 비트수, 내부 중간 결과 값의 비트수, 격자계수 비트수 등의 선택에 따라 총 640가지 의 FFT/IFFT 코어를 Verilog-HDL 코드로 생성한다. 생성되는 FFT/IFFT 코어는 in-place 방식의 단일 메모리 구조를 기반으로 하며, FFT 길이에 따라 radix-4, radix-2 알고리듬의 혼합 구조가 적용된다. 또한, 메모리 감소와 연산 정밀도 향상을 위하여 중간 결과 값의 크기에 따른 조건적 스케일링이 연산 stage 단위로 적용되도록 하였다. 생성되는 코어를 $0.35-{\mu}m$ CMOS 표준 셀로 합성 한 결과 75-MHz@3.3-V의 속도로 동작 가능하여 64점 FFT 연산에 $2.55-{\mu}s$가 소요되고, 8192 점 FFT 연산에 $762.7-{\mu}s$가 소요되어 OFDM기반의 무선 랜, DMB, DVB 시스템의 요구조건을 만족한다.

• 조명전기설비학회논문지
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• 제16권5호
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• pp.66-74
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• 2002

OFDM(Orthogonal Frequency Division Multiplexing)변조방식은 데이터를 다수의 반송파를 이용해서 주파수상 에서 분산해서 전송하는 디지털변조방식의 일종으로, 멀티패스 간섭에 강한 이점 등으로 인해 디지털음성방송이나 지상파 디지털TV방송 등에 적용되고 있으며, 1997년부터는 5［㎓］대역의 구내용 초고속무선LAN설비로서 IEEE 802.11 TG(task group)a에서 규격작업이 이뤄짐에 따라, 관련된 연구들이 활발하게 진행되어지고 있다. OFDM방식의 초고속무선LAN설비를 구현하기 위한 송수신부의 핵심소자로서는 IEFT 및 FFT모듈이 있다. 본 논문은 IFFT및 FFT모듈을 행렬 원소의 라운딩기법을 기반으로 한 전류모드회로를 이용해서 설계 및 구현함으로써 저소비전력화와 고속처리동작이 가능하도록 하였다. 또한 제안한 IFFT 및 FFT모듈을 IEEE 802.11a규격에 근거한 송수신부 모뎀에 적용한 경우에 대한 BER특성을 모의실험을 통해 확인함으로써, 제안한 IFFT 및 FFT모듈을 이용한 송수신 시스템 설비가 AWGN채널 환경에서 유용하게 동작함을 입증하였다.

• 한국통신학회논문지
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• 제34권12C호
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• pp.1167-1176
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• 2009

본 논문에서는 OFDM(Orthogonal Frequency Division Multiplexing) 송신단에서 IFFT 를 수행한 후 Cyclic Prefix를 첨부하여 OFDM 심볼을 생성하는데 필요한 지연을 감소시킬 수 있는 IFFT(Time shifted DIT IFFT)의 구조를 제안하고, IEEE 802.16e Mobile WiMax OFDMA/TDD규격에 적합한, 1024크기의 FFT에 1/8 cyclic prefix를 가지는 시스템의 송신단 IFFT를 VHDL로 설계한 결과를 제시한다. 본 논문에서 제안하는 IFFT는 OFDM송신단의 지연을 줄이기 위하여 IFFT에 역비트(Bit-Reversed) 순서로 데이터를 입력하고, FFT의 Frequency Translation 특징을 이용해 IFFT의 출력이 cyclic prefix의 길이만큼 시간영역 쉬프트(Time-shift) 되어 나오도록 구현되었다. 이 과정은 cyclic prefix의 길이 특성을 이용하여 부가적인 복소곱셈기(Complex Multiplier)없이 구현되었고, OFDM 송신단의 지연과 함께 IFFT 결과를 저장하는 메모리의 크기도 줄일 수 있다. 송신단의 최종 출력이 통상적인 OFDM 심볼과 완전히 동일하기 때문에 전체 시스템의 성능에도 영향을 미치지 않는다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.33-40
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• 2005

본 논문에서는 지상파 DMB 단말기 모뎀의 핵심 기능블록으로 사용되는 FFT/IFFT 코어(FFT256/2k)를 설계하였다. 설계된 코어는 Eureka-147 전송 규격에 명시된 4가지 전송모드를 지원할 수 있도록 256/512/1204/2048점 FFT/IFFT를 선택적으로 수행하도록 설계되었다. R2SDF와 R2SDC 구조를 혼합하여 적용함으로써 메모리 용량을 최소화 하였으며, R2SDC 단일 구조로 구현한 경우에 비해 메모리 크기를 약 $62\%$ 감소시켰다. 또한 TS_CBFP(Two Step Convergent Block Floating Point)를 사용하여 SQNR를 향상시켰으며, 50MHz(a)2.5-V로 동작하는 경우 2048점 FFT/IFFT 연산에 $41-\;{\mu}s$가 소요되었다 Verilog-HDL로 설계된 코어는 $0.25-\;{\mu}m$ CMOS Cell 라이브러리로 합성한 결과 약 68,400개의 게이트와 58,130 비트의 메모리로 구현되었으며, switching activity를 산출하여 전력소모를 측정한 결과 2048점 FFT의 경우 113-mW의 전력을 소모하는 것으로 추정되었다. 설계된 코어를 FPGA에 구현하여 동작시킨 결과 정상 동작을 검증하였으며, 전체 평균 50-dB 이상의 SQNR 성능을 보였다.

• 한국통신학회논문지
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• 제29권11A
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• pp.1263-1270
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• 2004

OFDM (Orthogonal Frequency Division Multiplexing) 기반의 무선 랜 모뎀에 사용되는 고속/저전력 64-점 FFT/IFFT 프로세서 코어를 설계하였다. Radix-2/4/8 DIF (Decimation-In-Frequency) FFT 알고리듬을 R2SDF (Radix-2 Single-path Delay Feedback) 구조에 적용하여 설계하였으며, 내부 데이터 흐름 특성에 대한 분석을 토대로 데이터 패스의 불필요한 switching activity를 제거함으로써 전력소모를 최소화하였다. 회로 레벨에서는 내부의 상수 곱셈기와 복소수 곱셈기를 절사형(truncated) 구조로 설계하여 칩 면적과 전력소모가 감소되도록 하였다. Verilog-HDL로 설계된 64점 FFT/IFFT 코어는 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 28,100 게이트로 합성되었으며, 추출된 게이트 레벨 netlist와 SDF를 이용한 타이밍 시뮬레이션 결과, 50-MHz＠2.5-V로 안전하게 동작하는 것으로 검증되어 64점 FFT/IFFT 연산에 1.3-${\mu}\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어를 FPGA에 구현하여 다양한 테스트 벡터로 동작시킨 결과 정상 동작함을 확인하였으며, 50-dB 이상의 신호대잡음비(SNR) 성능과 50-MHz＠2.5-V 동작조건에서 약 69.3-mW의 평균 전력모소를 나타내었다.

• 한국통신학회논문지
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• 제35권2A호
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• pp.209-215
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• 2010

다중 표준을 지원하는 OFDM 기반 통신 시스템용 가변길이 FFT/IFFT 프로세서 (VL_FCore)를 설계하였다. VL_FCore는 $N=64{\times}2^k\;(0{\leq}k{\leq}7)$의 8가지 길이의 FFT/IFFT를 선택적으로 연산할 수 있으며, in-place 방식의 단일 메모리 구조를 기반으로 FFT 길이에 따라 radix-4와 radix-2 DIF 알고리듬의 혼합구조가 적용된다. 중간 결과 값의 크기에 따른 2단계 조건적 스케일링 기법을 적용하여 메모리 크기 감소와 연산 정밀도 향상을 이루었다. 설계된 VL_FCore의 성능을 평가한 결과, 64점~8,192점 FFT 연산에 대해 평균 60 dB 이상의 SQNR 성능을 가지며, $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성하여 23,000 게이트와 32 Kbytes의 메모리로 구현되었다. VL_FCore는 75-MHz@3.3-V의 클록으로 동작하며, 64점 FFT 연산에 $2.25-{\mu}s$, 8,192점 FFT 연산에 $762.7-{\mu}s$가 소요되어 다양한 OFDM 통신 시스템의 요구조건을 만족한다.

• 한국통신학회논문지
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• 제36권3C호
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• pp.175-182
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• 2011

본 논문에서는 고속 데이터 전송을 위해 OFDM 시스템에 적용 가능한 고속 FFT/IFFT 프로세서를 제안하였다. 제안하는 프로세서는 높은 데이터 처리율을 만족하기 위해서 MDC 구조와 다중 병렬 처리 기법을 채택하였다. 하드웨어 복잡도를 줄이기 위해서 본 논문에서는 연산에 필요한 연산기의 수를 줄이는 구조로 버터플라이 연산기의 수를 줄인 MRMDC 구조와 효율적인 스케줄링 기법을 적용하여 복소 곱셈기의 수를 줄이는 구조를 제안한다. 제안하는 구조를 적용함으로써 연산 싸이클을 증가시키지 않고 하드웨어 복잡도를 줄일 수 있다. UWB, WiMAX, O-OFDM과 같은 고속 OFDM 시스템을 위해 제안하는 프로세서는 128-포인트와 256-포인트 두 가지 모드를 지원 가능하다. 제안하는 프로세서는 IBM 90nm 공정으로 합성하여 메모리를 제외한 전체 게이트 수가 760,000개를 보이며, 동작속도는 430MHz를 나타내었다.