• JSTS:Journal of Semiconductor Technology and Science
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• 제14권3호
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• pp.345-355
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• 2014

Today's System-on-a-Chip (SoC) is designed with reusable IP cores to meet short time-to-market requirements. However, the increasing cost of testing becomes a big burden in manufacturing a highly integrated SoC. In this paper, an efficient parallel scan test technique is introduced to minimize the test application time. Multiple scan enable signals are adopted to implement scan architecture to achieve optimal test application time for the test patterns scheduled for concurrent scan test. Experimental results show that testing times are considerably reduced with little area overhead.

• ETRI Journal
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• 제36권2호
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• pp.293-300
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• 2014

As the system-on-chip (SoC) design becomes more complex, the test costs are increasing. One of the main obstacles of a test cost reduction is the limited number of test channels of the ATE while the number of pins in the design increases. To overcome this problem, a new test architecture using a channel sharing compliant with IEEE Standard 1149.1 and 1500 is proposed. It can significantly reduce the pin count for testing a SoC design. The test input data is transmitted using a test access mechanism composed of only input pins. A single test data output pin is used to measure the sink values. The experimental results show that the proposed architecture not only increases the number of sites to be tested simultaneously, but also reduces the test time. In addition, the yield loss owing to the proven contact problems can be reduced. Using the new architecture, it is possible to achieve a large test time and cost reduction for complex SoC designs with negligible design and test overheads.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.44-54
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• 2011

본 논문에서는 AMBA 기반 SoC의 코어 테스트 시간을 최소화 하는 것을 목표로 한다. 이를 위하여 테스트 대상 코어에 대해 병렬로 테스트를 수행하며 AMBA를 TAM으로 재사용 하는데 있어서 필요한 기술을 제안한다. 기능 테스트시의 AMBA 버스 제어를 위해 설계 된 TIC를 구조적 테스트 시의 제어에 재활용 하여 병렬 테스트의 제어에 필요한 추가 로직을 최소화 하였으며, 기능적 테스트를 수행할 수 있을 뿐만 아니라 구조적 테스트 시 병렬 테스트를 수행 할 수 있어서 SoC의 신뢰성 확보와 테스트 시간 단축에 기여 할 수 있다.

• 한국통신학회논문지
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• 제34권4A호
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• pp.324-329
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• 2009

본 논문에서는 IEEE802.11 기반의 WLAN(5.2/5.8GHz)대역에서 동작하는 새로운 모양의 마이크로스트립 패치 안테나를 설계 및 제작하였다. 안테나의 크기는 $21.2{\times}16mm^2$이며 Taconic-RF30 기판을 사용하였다. 이동성을 위해 소형화 하였고, Snowflake패치 모양에 Short-pin을 삽입하여 dual-band 공진특성 및 적절한 대역곡을 얻고자 하였다. 또한 주변 회로 집적화를 위해 단일 양면기판을 사용하였고, 시뮬레이션 설계는 Snowflake모양과 Short-pin의 위치변화, 패치길이를 최적화하여 제작 및 측정하였다. 제작한 안테나의 대역폭(Return loss < -10dB) 은 5.2GHz 대역에서 220MHz, 5.8GHz 대역에서는 135MHz의 대역폭을 얻었다. 또한 $4.7{\sim}6.9dBi$의 이득을 얻었으며, 3-dB 빔폭(HPBW)은 E-Plane과 H-Plane이 5.1500Hz에서 각각 $73.2^{\circ}/82.75^{\circ}$, 5.3500Hz에서 $74.56^{\circ}/83.63^{\circ}$, 그리고 5.7850Hz에서 $86.24^{\circ}/85.15^{\circ}$로 측정되었다.