• 전자공학회논문지
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• 제53권3호
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• pp.46-55
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• 2016

본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 추계학술대회
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• pp.245-247
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• 2022

엑스선 후방산란 영상획득기술은 물체에서 산란되는 엑스선을 활용하여 피조사체 내부 영상을 획득할 수 있는 기술로 영상획득을 위해서는 시스템은 엑스선 발생장치와 산란 엑스선을 측정하기 위한 검출시스템을 포함하여야 한다. 엑스선 후방산란 영상획득장치는 고속으로 회전하는 회전 콜리메이터를 통해 생성되는 엑스선을 샘플링 간격으로 실시간 신호를 획득하여야 하며 이를 위해서는 고속 신호획득장치가 요구된다. 우리는 후방산란 영상획득장치를 위해 대면적 플라스틱 섬광체(500×600×50mm3)와 광증배관으로 구성된 후방산란 엑스선 획득용 센서부에서 생성되는 신호의 변환 및 전달하기 위한 고속 다채널 신호획득장치를 개발하였다. 개발한 후방산란 영상획득용 검출시스템은 최소 15u초 간격으로 신호의 획득이 가능하며 최대 6채널의 신호의 변환 및 전달이 가능한 시스템으로 고속 후방산란 엑스선 영상획득이 가능하다. 개발된 검출시스템은 개별 센서의 보정을 위한 전압, 신호이득, 저레벨 제거 등의 원격 조절 기능을 포함한다. 현재 우리는 다양한 조건에서 엑스선 후방산란 영상획득을 적용 시험을 수행하고 있다.

• 해양환경안전학회지
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• 제30권1호
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• pp.20-31
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• 2024

본 연구는 패류양식업이 밀집한 남해 강진만 해역에서 수하식 및 살포식 양식해역과 비양식해역을 구분하여 양식활동으로 인한 유기물 축적과 저서다모류군집 변화를 파악하고, 어장환경평가 기법을 활용하여 건강도를 평가하고자 수행되었다. 남해 강진만 해역의 평균 입도, 수온, 염분농도, 총유기탄소 등의 시·공간 분포는 정점간에 큰 차이가 없었던 반면, 출현 종수, 개체밀도와 종다양도 등은 살포식 양식 해역의 정점이 다른 해역의 정점과 비교해 상대적으로 낮은 경향을 보였다. 한편 집괴분석과 주요좌표분석 결과에서도 살포식 양식해역 정점의 저서다모류군집이 나머지 정점의 군집과 뚜렷하게 구분되었다. 수하식 양식해역의 정점과 비양식해역 정점에서는 오염지시종인 Scolectoma longifolia와 Sigambra tentaculata가 우점종으로 출현하였으나, 수심과 해수 유통 등의 물리적인 요인에 의한 영향을 받는 일부 정점을 제외하면 점유율이 높지 않았다. 강진만 해역의 저서생태계 건강도는 1~2등급으로 양호한 상태였다. 그러나, 다모류군집구조의 시·공간 분포와 저서생태계 건강도지수를 고려하면 살포식 양식해역의 퇴적환경은 양식으로 인한 물리적인 교란에 영향을 받는 것으로 보여진다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.77-85
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• 2008

본 논문에서는 TFT-LCD 디스플레이 및 디지털 TV 시스템 응용과 같이 고속으로 동작하며 고해상도, 저전력 및 소면적을 동시에 요구하는 고화질 영상시스템 응용을 위한 12비트 130MS/s 108mW $1.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리 속도에서 전력 소모 및 면적을 최적화하였다. 입력단 SHA 회로에는 Nyquist 입력에서도 12비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 12비트에 필요한 높은 DC 전압 이득과 충분한 위상 여유를 갖도록 하였으며, MDAC의 커패시터 열에는 높은 소자 매칭을 얻기 위하여 각각의 커패시터 주위를 공정에서 제공하는 모든 금속선으로 둘러싸는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 한편, 제안하는 ADC에는 전원 전압 및 온도에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.69LSB, 2.12LSB의 수준을 보이며, 동적 성능으로는 120MS/s와 130MS/s의 동작 속도에서 각각 최대 53dB, 51dB의 SNDR과 68dB, 66dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.8V 전원 전압과 130MS/s에서 108mW이다.

• 대한전자공학회논문지SD
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• 제37권10호
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• pp.65-72
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• 2000

본 논문에서는 다이나믹 래치 형태의 비교기의 입력 오프셋을 줄이는 효과적인 방법을 제안한다. 기존 논문에서 고려된 원하지 않는 정궤환에 의한 오프셋 뿐 아니라, charge injection 부정합에 따른 오프셋을 정확하게 분석하였으며 이를 최소화하기 위하여 샘플링 구간 전에 비교기 양 입력단을 같은 전압으로 초기화하기 위한 수위치를 추가하였다. 제안된 회로는 0.65${\mu}m$ CMOS 공정 파라미터로 모의 실험 되었으며, 5v의 단일 전원 전압으로 동작하고, 200MHz 샘플링 주파수에서 5mV 이하의 오프셋 전압을 가진다. 특히 입력 저항을 $5k{\Omega}$일 때 기존 논문에 비해 약 80%의 입력 오프셋이 개선됨을 모의 실험을 토하여 확인하였다.

• 한국게임학회 논문지
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• 제7권2호
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• pp.21-32
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• 2007

물체 내부에서의 빛의 산란 현상 (subsurface scattering)에 기반한 조명 모델은 사실적인 이미지 생성에서 매우 중요하지만, 복잡한 계산으로 인하여 게임, 가상현실 등의 대화형 환경에 적용되기 어려웠다. 우리는 빛의 단일 산란과 다중 산란 현상에 의한 조명을 이미지 상에서 근사하는 보다 실용적인 기법을 제안한다. 먼저 광원 시점에서 렌더링한 이미지의 각 픽셀에 물체 내부로 투과된 조사도 정보를 저장하고, 쉐이딩 단계에서 이 정보를 사용하여 조명을 빠르게 계산한다. 단일 산란은 그림자 매핑과 유사한 알고리즘과 적응적인 결정적 샘플링을 통해 수행 비용을 효율적으로 줄인다. 다중 산란은 빛의 확산 이론에 기반한 계층적인 샘플링을 사용한다. 복잡한 함수의 테이블화은 속도를 보다 향상 시킨다. 실험을 통해 제안된 기법이 초당 수 십에서 수 백 프레임의 빠른 속도로 사실감있는 장면을 렌더링할 수 있으며, 게임과 같은 기존의 대화형 환경에 쉽게 적용될 수 있음을 보여준다.

• Smart Structures and Systems
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• 제32권3호
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• pp.135-151
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• 2023

Using 3D asphalt pavement surface data, a deep and multiscale network named CrackNet-M is proposed in this paper for pixel-level crack detection for improvements in both accuracy and robustness. The CrackNet-M consists of four function-specific architectural modules: a central branch net (CBN), a crack map enhancement (CME) module, three pooling feature pyramids (PFP), and an output layer. The CBN maintains crack boundaries using no pooling reductions throughout all convolutional layers. The CME applies a pooling layer to enhance potential thin cracks for better continuity, consuming no data loss and attenuation when working jointly with CBN. The PFP modules implement direct down-sampling and pyramidal up-sampling with multiscale contexts specifically for the detection of thick cracks and exclusion of non-crack patterns. Finally, the output layer is optimized with a skip layer supervision technique proposed to further improve the network performance. Compared with traditional supervisions, the skip layer supervision brings about not only significant performance gains with respect to both accuracy and robustness but a faster convergence rate. CrackNet-M was trained on a total of 2,500 pixel-wise annotated 3D pavement images and finely scaled with another 200 images with full considerations on accuracy and efficiency. CrackNet-M can potentially achieve crack detection in real-time with a processing speed of 40 ms/image. The experimental results on 500 testing images demonstrate that CrackNet-M can effectively detect both thick and thin cracks from various pavement surfaces with a high level of Precision (94.28%), Recall (93.89%), and F-measure (94.04%). In addition, the proposed CrackNet-M compares favorably to other well-developed networks with respect to the detection of thin cracks as well as the removal of shoulder drop-offs.

• 센서학회지
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• 제14권1호
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• pp.33-41
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• 2005

For more convenient electrode-electrolyte interface impedance analysis in biosensor, a stand-alone impedance measurement system is required. In our study, we developed a PC-based portable system to analyze impedance of the electrochemical cell using microprocessor. The devised system consists of signal generator, programmable amplifiers, A/D converter, low pass filter, potentiostat, I/V converter, microprocessor, and PC interface. As a microprocessor, PIC16F877 which has the processing speed of 5 MIPS was used. For data acquisition, the sampling rate at 40 k samples/sec, resolution of 12 bit is used. RS-232 with 115.2 kbps speed is used for the PC communication. The square wave was used as stimuli signal for impedance analysis and voltage-controlled current measurement method of three-electrode-method were adopted. Acquired voltage and current data are calculated to multifrequency impedance signal after Fourier transform. To evaluate the implemented system, we set up the dummy cell as equivalent circuit of which was composed of resistor, parallel circuit of capacitor and resistor connected in parallel and measured the impedance of the dummy cell; the result showed that there exist accuracy within 5 % errors and reproduction within 1 % errors compared to output of Hioki LCR tester and HP impedance analyzer as a standard product. These results imply that it is possible to analyze electrode-electrolyte interface impedance quantitatively in biosensor and to implement the more portable high speed impedance analysis system compared to existing systems.

• Steel and Composite Structures
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• 제47권1호
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• pp.91-102
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• 2023

To study the evaluation standard and control limit of mortar filling layer void length, in this paper, the train sub-model was developed by MATLAB and the track-bridge sub-model considering the mortar filling layer void was established by ANSYS. The two sub-models were assembled into a train-track-bridge coupling dynamic model through the wheel-rail contact relationship, and the validity was corroborated by the coupling dynamic model with the literature model. Considering the randomness of fastening stiffness, mortar elastic modulus, length of mortar filling layer void, and pier settlement, the test points were designed by the Box-Behnken method based on Design-Expert software. The coupled dynamic model was calculated, and the support vector regression (SVR) nonlinear mapping model of the wheel-rail system was established. The learning, prediction, and verification were carried out. Finally, the reliable probability of the amplification coefficient distribution of the response index of the train and structure in different ranges was obtained based on the SVR nonlinear mapping model and Latin hypercube sampling method. The limit of the length of the mortar filling layer void was, thus, obtained. The results show that the SVR nonlinear mapping model developed in this paper has a high fitting accuracy of 0.993, and the computational efficiency is significantly improved by 99.86%. It can be used to calculate the dynamic response of the wheel-rail system. The length of the mortar filling layer void significantly affects the wheel-rail vertical force, wheel weight load reduction ratio, rail vertical displacement, and track plate vertical displacement. The dynamic response of the track structure has a more significant effect on the limit value of the length of the mortar filling layer void than the dynamic response of the vehicle, and the rail vertical displacement is the most obvious. At 250 km/h - 350 km/h train running speed, the limit values of grade I, II, and III of the lengths of the mortar filling layer void are 3.932 m, 4.337 m, and 4.766 m, respectively. The results can provide some reference for the long-term service performance reliability of the ballastless track-bridge system of HRS.

• 한국통신학회논문지
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• 제29권2C호
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• pp.291-297
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• 2004

본 논문에서는 이동통신에서 발생할 수 있는 반향 성분을 제거하기 위한 반향제거기의 새로운 구조를 제안하였다. 제안한 구조는 블록 데이터 흐름구조로서 고성능, 고효율, high throughput, 연산속도가 거의 선형적으로 증가시킬 수 있는 병렬구조이다. 이 구조를 TMS320C6711에 적용해 실시간 구현함으로써 반향 제거기의 성능을 개선하였다. 제안한 반향제거기는 firmware 형태로 구현이 가능하기 때문에 단말기 내부에 적용하여 이동통신 시스템에서 발생할 수 있는 여러 형태의 반향을 제거할 수가 있다. TMS320C6711 보드에서 적응 알고리즘을 이용한 필터링 작업을 한 후 연산 후에 나온 오차신호를 PC에서 모니터링하여 ERLE 연산을 통해 반향제거기의 성능을 확인할 수 있도록 하였다. 시뮬레이션 결과 500 샘플링 데이터에서 반향신호가 수렴되었고 ERLE값은 100dB가 넘는 우수한 특성을 보였다.