• 한국정보과학회논문지:시스템및이론
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• 제33권12호
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• pp.867-879
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• 2006

이 논문에서는 여러 개의 소프트웨어 혹은 하드웨어 컴포넌트가 존재하는 MPSoC(Multiprocessor-System-on-a-chip) 아키텍처를 빠르면서도 정확하게 통합시뮬레이션 하는 내용을 다룬다. 복잡한 시스템을 설계하기 위해서 MPSoC 아키텍처가 점점 일반화되고 있는데, 이러한 아키텍처를 통합시뮬레이션 할 때는 시뮬레이터의 개수가 증가하고 그에 따라 시뮬레이터들 간의 시간 동기화 비용도 증가하므로 전체적인 통합시뮬레이션 성능이 감소된다. 최근의 통합시뮬레이션 연구들에 의해서 등장한 SystemC 통합시뮬레이션 환경이 빠른 성능을 보이고 있으나, 시뮬레이터의 개수가 증가할수록 성능은 반비례한다. 본 논문에서는 효율적인 시간동기를 통해 통합시뮬레이션의 성능을 증가시키는 기법인 가상동기화 기법을 확장하여, (1) SystemC 커널을 수정하지 않고도 가상 동기화 기법을 적용한 SystemC 통합시뮬레이션을 수행할 수 있고, (2) 병렬적으로 가상동기화 기법을 수행할 수 있게 하였다. 이를 통해 SystemC 통합시뮬레이션의 병렬적인 수행이 가능해졌는데, 널리 알려진 상용 SystemC 통합시뮬레이션 도구인 MaxSim과 비교하였을 때, H.263 디코더 예제의 경우 11배 이상의 성능 증가를 얻었고 정확도는 5% 이내로 유지되었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제7권1호
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• pp.9-18
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• 2018

분산 처리 플랫폼에서 다양한 빅 데이터 처리 어플리케이션들의 수행 성능 향상에 대한 관심이 높아지고 있다. 이에 따라 범용적인 분산 처리 플랫폼인 아파치 스파크에서 어플리케이션들의 처리 성능 최적화에 대한 연구들이 활발하게 진행되고 있다. 스파크에서 데이터 처리 어플리케이션들의 수행 성능을 향상시키기 위해서는 스파크의 분산처리모델인 Directed Acyclic Graph(DAG)에 알맞은 형태로 어플리케이션을 최적화시켜야 하고 어플리케이션의 처리 특징을 고려하여 스파크 시스템 파라미터들을 설정해야 하기 때문에 매우 어렵다. 기존 연구들은 각각의 어플리케이션의 처리 성능에 영향을 주는 하나의 요소에 대한 부분적인 연구를 수행했고, 최종적으로 어플리케이션의 성능개선을 이뤄냈지만 스파크의 전반적인 처리과정을 고려한 성능 최적화를 다루지 않았을 뿐만 아니라 처리성능과 상관관계를 갖는 다양한 요소들의 복합적인 상호작용을 고려하지 못했다. 본 연구에서는 스파크에서 일반적인 데이터 처리 어플리케이션의 수행 과정을 분석하고, 분석된 결과를 토대로 어플리케이션의 처리과정 중 스테이지 내부와 스테이지 사이에서 성능 향상을 위한 처리 전략을 제안한다. 또한 스파크의 시스템 설정 파라미터 중 분산 병렬처리와 밀접한 관계를 갖는 파티션 병렬화에 따른 어플리케이션의 수행성능을 분석하고 적합한 파티셔닝 최적화 기법을 제안한다. 3가지 성능 향상 전략의 실효성을 입증하기 위해 일반적인 데이터 처리 어플리케이션: WordCount, Pagerank, Kmeans에 각각의 방법을 사용했을 때의 성능 향상률을 제시한다. 또한 제안한 3가지 성능 최적화 기법들이 함께 적용될 때 복합적인 성능향상 시너지를 내는지를 확인하기 위해 모든 기법들이 적용됐을 때의 성능 향상률을 제시함으로써 본 연구에서 제시하는 전략들의 실효성을 입증한다.

• 대한전자공학회논문지TC
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• 제39권1호
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• pp.34-41
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• 2002

기존의 IS-95 시스템에서는 다중경로 신호의 컴바이닝을 위해 레이크 수신기의 각 핑거에 시간 정렬 버퍼(time-deskew buffer or FIFO)를 사용하였다. IS-95 시스템의 경우, 단일 반송파를 사용하여 핑거의 수가 작고 확산 이득도 크기 때문에, 버퍼의 수와 크기가 작아서 기존 방식으로 설계해도 크게 문제가 되지않았다. 그러나, cdma2000 시스템에서는 고속의 데이터를 다중 반송파에 분할하여 보내고 확산 이득도 매우 작기 때문에, FIFO의 수와 크기는 매우 커지고 버퍼의 하드웨어 복잡도가 증가하여 설계의 큰 걸림돌이 된다. 따라서, 본 논문에서는 cdma2000 시스템용 레이크 수신기에서 FIFO의 수를 줄이기 위해, 심볼 정렬과 컴바이닝을 동시에 수행할 수 있는 새로운 심볼 정렬 및 컴바이닝 기법을 제안하고자 한다. 레이크 수신기당 3개의 핑거를 사용하는 경우, 제안된 방식은 기존 방식 보다 버퍼의 하드웨어 복잡도를 약 60% 이상 줄일 수 있고, 4개의 핑거를 사용하는 경우에는 약 70%이상을 줄일 수 있다. 더욱이, 제안된 알고리듬은 핑거의 수에 상관없이 복조하고자 하는 채널당 1개의 FIFO 레지스터를 사용하기 때문에, 성능향상을 위해 많은 수의 핑거를 사용하는 시스템에도 매우 효율적이다.

• 대한전자공학회논문지TC
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• 제47권9호
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• pp.1-8
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• 2010

DPM (Digital Phase wrapping Modulation) open-loop polar transmitter는 in-phase와 quadrature 신호를 진폭(envelope) 신호와 위상(phase) 신호로 변환한 후 신호의 사상화 과정을 거쳐 광대역 통신 시스템에서의 효율적인 적용이 가능하다. 사상화 과정은 일반적인 통신 시스템에서의 양자화와 유사하며 그 과정에서 발생하는 오차를 고려할 때 좌표계 변환부에 CORDIC (COordinates Rotation DIgital Computer) 알고리듬 대신 테일러 급수 근사 기법의 사용이 가능하다. 본 논문에서는 테일러 급수 근사 기법을 광대역 OFDM (Orthogonal Frequency Division Multiplexing) 시스템용 DPM polar transmitter의 직교 좌표계-극 좌표계(cartesian to polar coordinate) 변환부에 적용하는 방안에 대한 연구를 수행하였다. 기존의 방법은 CORDIC 알고리듬을 채용하고 있다. 이것을 효율적으로 적용하기 위해 모의 실험을 통해 각각의 기법에 대한 평균제곱오차 (MSE : Mean Square Error) 성능을 측정하고, 설계 관점에서 허용된 CORDIC 오차를 기준으로 알고리듬의 최소 반복횟수와 테일러 급수의 최소 근사 차수를 찾는다. 또한 FPGA 전달 지연속도를 비교한 결과에 의하면 CORDIC 알고리듬 대신 낮은 차수의 테일러 급수 근사 기법을 사용해 좌표 변환부의 처리 속도를 향상시킬 수 있음을 확인하였다.

• 대한전자공학회논문지SP
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• 제45권5호
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• pp.43-51
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• 2008

이 본문에서는 제안한 H.264/AVC 인코더의 서브 블록인 Inter prediction 블록, Intra prediction 블록, 디블로킹 필터블록, Transform & Quantization 블록에 대한 저전력 구조를 FPGA로 구현하였다. Inter/Intra prediction블록에서는 분산연산방식을 통해 가산기의 수륵 줄여 60.2%의 면적감소효과를 나타내었으며, 디블로킹 필터블록에서는 하드웨어 공유를 위한 MUX를 사용하여 덧셈연산의 수를 44.3%감소시켰다. 또한, Transform & Quantization 블록에 사용되는 곱셈연산을 CSD와 CSS방식으로 수행하여 면적을 그게 차지하는 곱셈기를 사용하지 않았다. 제안된 저전력 IP들을 사용하여 FPGA(Field Programmable Gate Array)와 ARM 프로세서 기반의 H.264/AVC 인코더를 구현하였다. Baseline Profile을 사용하였고 FPGA와 ARM프로세서가 연동하는 Platform으로 구현하였다. Platform을 사용한 H.264/AVC 인코더 구현을 통하여 제안된 각각의 저전력 IP들이 효율적으로 H.264/AVC 인코더 SoC에서 사용될 수 있음을 확인하였다.

• 전기전자학회논문지
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• 제5권1호
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• pp.100-110
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• 2001

본 논문에서는 공유 메모리형 ATM 스위치 설계에 있어서 스위치 자원의 이용률 향상과 서비스 품질 기능 지원을 위한 버퍼관리방안을 고찰하고 여러 기법들의 성능을 비교 분석하였다. 정적 임계법(ST)와 푸시 아웃(PO) 그리고, 동적 임계법(DT)의 성능을 시뮬레이션을 통하여 비교 분석하였고, 특히 동적임계법이 트래픽 부하 및 버스티니스 (Burstyness), 복수개 출력포트간 부하의 불균형성 (Non-uniformity)등의 트래픽 특성 변화에 대해 푸시아웃 (Pushout)에 가까운 견고성 (Robustness)을 가짐을 보였다. 또한, 서비스 품질 기능 구현에 있어서 연결승인제어 (CAC)로부터 구한 트래적 기술자를 이용하여 각 셀 스트림의 서비스 요구조건에 맞도록 메모리 공간을 할당하는 가상분할법 (VP: Virtual partitioning)과 동적분할법 (DP: Dynamic partitioning)등의 버퍼관리 메커니즘을 고찰하였다. 이 기법들을 사용할 경우 규정된 트래픽 (Regulated traffic)과 규정되지 않은 (Unregulated) best-effort 트래픽의 공존이 가능하며 규정되지 않은 트래픽이 존재하더라도 규정된 트래픽이 연결승인제어에 의해 계산된 셀 유실률을 보장받게 됨을 컴퓨터 시뮬레이션을 통하여 보였으며, 특히 과부하 상태에서 DP가 VP에 비해 서비스품질 지원 기능 면에서 우수함을 보였다.

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1107-1114
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• 2004

시스템 패킷 인터페이스 4레벨 2단계(System Packet Interface Leve14 Phase 2)는 10Gbps 이더넷응용 뿐만 아니라, OC-192 대역폭의 ATM 및 POS를 통한 패킷 또는 셀 전송을 위한 물리계층과 링크계층 소자간의 인터페이스이다. SPI-4.2 코어는 전송 인터페이스 블록과 수신 인터페이스 블록으로 구성되어 있으며, 전이중 통신을 지원한다. 전송부는 사용자 인터페이스로부터 64비트의 데이터와 14비트의 헤더 정보를 비동기 FIFO에 쓰고, PL4 인터페이스를 통해 DDR 데이터를 전송한다. 그리고 수신부의 동작은 전송부와 역으로 동작한다. 전송부와 수신부는 캘런더 메모리를 컨피규레이션함으로서 최대 256개의 채널 지원이 가능하고, 대역폭 할당을 제어할 수 있도록 설계하였다 DIP-4 및 DIP-2 패리티 생성 및 체크를 자동적으로 수행하도록 구현하였다. 설계된 코어는 자일링스 ISE 5.li 툴을 이용하여 VHDL언어를 사용하여 기술하였으며, Model_SIM 5.6a를 이용하여 시뮬레이션 하였다. 설계된 코어는 라인당 720Mbps의 데이터 율로 동작하였다. 따라서 총 11.52Gbps의 대역폭을 지원할 수 있다. SPI-4.2 인터페이스 코어는 기가비트/테라비트 라우터, 광학 크로스바 스위치 및 SONET/SDH 기반의 전송 시스템에서 라인카드로 사용할 경우 적합할 것으로 사료된다.

• 대한공업교육학회지
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• 제41권2호
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• pp.89-118
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• 2016

본 연구의 목적은 피지컬 컴퓨팅 플랫폼인 아두이노와 앱 인벤터를 대한민국의 자랑스런 전통 과학기술의 유산이자 세계 최초의 돌격용 철갑전선(鐵甲戰船)으로 평가되는 거북선의 모형과 융합하여, 공업계열 특성화고 학생들이 실제적인 경험을 통해 과학기술적인 지식뿐만 아니라, 그와 더불어 역사 문화유산에 대한 인식과 가치 또한 제고해 볼 수 있는 피지컬 컴퓨팅 플랫폼 기반의 모형 거북선을 개발하는데 있다. 이 연구를 통하여 얻은 결론은 다음과 같다. 첫째, 아두이노 기반의 메인 컨트롤러 설계 및 제작은 전기 전자 제어와 관련된 하드웨어 및 소프트웨어 지식을 익히고, 아두이노와 전기전자 부품간의 기본적인 상호특성과 성능을 확인하는데 도움이 된다. 둘째, 회로도 및 패턴도 설계, 기술적 프로그래밍, 모바일 앱 개발 등의 과정을 통해 회로 설계 능력, 논리적 사고력과 문제해결력을 향상시키는데 효율적이다. 셋째, 피지컬 컴퓨팅 플랫폼 기반의 모형 거북선 개발을 통해 과학기술과 인문학적 소양을 통합적으로 함양할 수 있는 기초적인 토대를 마련하였다.

• 한국통신학회논문지
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• 제29권10A호
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• pp.1113-1122
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• 2004

분산 컴퓨팅 기술 발달과 인터넷 이용의 확산에 따라 고속의 멀티미디어 서비스에 대한 사용자의 욕구가 날로 증가하고 있다. 이에 따라 영상, 음성 등이 포함된 대용량 정보매체를 다루는 서비스가 주로 이루어지고 있으며 망 사업자들은 이러한 대용량 정보매체의 고속 전송이 가능하도록 초고속 네트워킹 설비에 끊임없이 투자하고 있다. 이와 같은 빠른 속도의 서비스뿐만 아니라 이와 동시에 만족되어야 하는 서비스의 요건은 안정성이다. 시스템 고장으로 인하여 기반 시설이 마비될 수 있는 전자 정보 시스템은 매우 높은 가용성 및 신뢰성을 가져야 한다. 이러한 고가용성과 고신뢰성을 얻기 위하여 본 논문에서는 핫 스탠바이 스페어링 기법을 이용한 고장 감내 다중화 시스템을 제안하고 구현한다. 제안된 시스템은 일반적인 단일 모듈 시스템을 다중화 하여 고장이 발생하면 유연하게 대처하도록 하고 고장 검출 버스를 적용하여 비교를 통한 고장 검출 기능이 가능하도록 하였다. 또한 제안된 구조는 단일 모듈 시스템에 버스 변환 장치를 도입하여 보다 쉽게 고장 감내 다중화 시스템을 구현할 수 있도록 하였다. 그리고 본 논문에서 제안한 하드웨어 시스템의 성능 평가를 위하여 마코프 프로세스를 이용한 모델링을 적용하여 고가용성 및 고신뢰성을 검증하였다.

• 한국통신학회논문지
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• 제37권8B호
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• pp.668-676
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• 2012

본 논문은 MPI 집합 통신 함수가 처리 레벨 (transaction level) 에서 변환된다는 가정 하에 MPI 집합 통신 중 방송 (Broadcast), 확산 (Scatter), 취합 (Gather) 함수를 최적화한 알고리즘을 제안하였다. 또한 제안하는 알고리즘이 구동되는 MPI 전용 하드웨어 엔진을 설계하였으며, 이를 OCC-MPE (Optimized Collective Communication - Message Passing Engine) 라 명명하였다. OCC-MPE는 표준 송신 모드 (standard send mode)로 점대점 통신 (point-to-point communication) 을 하며, 집합 통신 중 가장 빈번하게 사용되는 방송, 취합, 확산을 제안하는 알고리즘에 의해 전송 순서를 결정한 후 통신하여 전체 통신 완료 시간을 단축시켰다. 제안한 알고리즘들의 성능을 측정하기 위하여 OCC-MPE를 SystemC 기반의 BFM(Bus Functional Model)을 제작하였다. SystemC 기반의 시뮬레이터를 통한 성능 평가 후에 VerilogHDL을 사용하여 제안하는 OCC-MPE를 포함한 MPSoC (Multi-Processor System on a Chip)를 설계하였다. TSMC 0.18 공정으로 합성한 결과 프로세싱 노드가 4개일 때 각 OCC-MPE가 차지하는 면적은 약 1978.95 이었다. 이는 전체 시스템에서 약 4.15%를 차지하므로 비교적 작은 면적을 차지함을 확인하였다. 본 논문에서 제안하는 OCC-MPE를 MPSoC에 내장하면, 비교적 작은 하드웨어 자원의 추가로 높은 성능향상을 얻을 수 있다.