• 대한전자공학회논문지SD
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• 제44권4호
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• pp.63-72
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• 2007

본 논문에서는 멀티미디어 무선단말기에 적합한 코프로세서를 설계하였다. 멀티미디어 무선단말기는 많은 양의 멀티미디어 데이터를 실시간으로 처리하기 때문에 고속 멀티미디어 연산을 지원하는 코프로세서가 요구된다. 따라서 본 논문에서는 재구성 가능한 구조를 사용하여 고속 연산이 가능한 코프로세서의 구조를 제안하고 이를 설계하였다. 제안된 코프로세서는 재구성이 가능할 뿐만 아니라 PE(Processing Element)들을 그룹 단위로 묶어서 응용분야에 따라 확장이 가능하도록 하였으며 곱셈기를 사용하지 않고 곱셈처리가 가능하도록 하였다. 또한 메인 프로세서의 시스템 I/O 버스에 연결되도록 하였기 때문에 모든 프로세서에 연결이 가능하도록 하였다. 제안된 코프로세서는 VHDL을 이용하여 설계되었으며 설계된 코프로세서를 기존의 재구성 가능한 코프로세서 및 상용 임베디드 프로세서와 구조비교 및 성능비교를 하였다. 비교 결과, 제안된 코프로세서는 기존의 재구성 가능한 코프로세서에 비해 융통성 및 하드웨어 크기 면에서 우수함을 나타내었고, 실제 DCT 응용분야에서 상용 ARM 프로세서에 비해 26배의 속도증가를 보였으며 고속 DCT코어를 탑재한 ARM프로세서와의 비교에서 11배의 속도증가를 나타내었다.

• 한국게임학회 논문지
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• 제8권3호
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• pp.43-50
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• 2008

UI(User Interface)디자인은 하드웨어의 발달과 다양하게 만들어지는 콘텐츠들로 인해 자체의 의미와 형태를 발전시켜왔다. 특히 입력장치와 그래픽기술의 발달로 인해 이용자와 콘텐츠와의 풍부해진 교감을 통해 이용자는 신체와 정신의 확장으로써 UI를 받아들이게 되었다. 본 연구에서는 디지털스토리텔링의 입장에서 UI를 재해석하여, 콘텐츠와 이용자 간의 역할을 관찰하고, 특히 그래픽 기반 게임에서 나타는 스토리 요소들의 구분과 이유 분석을 통한 스토리텔링UI의 이론적기반성립과 활용을 위한 요소탐구를 실시하였다. 이를 위해 그래픽 요소 및 입력장치의 활용의 입장과 논문 내에서 밝힌 분절형 스토리텔링의 적용체로써 게임이 적합함에 입각하여 요소연구대상으로 디아블로, 하프라이프, 홈월드를 선정, 분석하였다. 본 분석을 통해 게임의 UI와 콘텐츠의 결합형태에서 인터페이스가 부분적으로, 또는 특화된 형태로의 콘텐츠정보를 지님으로 디지털스토리텔링의 스토리분절과 선택의 역할을 하고 있음을 밝혔다. 또한 개발자가 내재시킨 스토리와 이용자가 인터페이스를 통해 재구성하는 스토리가 공존하는 공간으로써 작동하며 이는 인터페이스에 스토리요소의 대입과 활용이 가능함을 유추하였다. 스토리텔링UI는 각각의 분절된 스토리를 사용한 능동적 즐거움의 복합체로써 끊임없는 흥미를 발생시킬 수 있는 좋은 수단이 될 것이다. 게임UI를 통한 스토리 중심의 UI제작은 콘텐츠의 내면적 맥락을 살리는 동시에 인터페이스의 감성형 인터페이스의 구체적인 구성 방법에 대한 대안이 될 것이다.

• 한국항해항만학회지
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• 제29권1호
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• pp.91-96
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• 2005

현재 국내에서는 NMEA 멀티플렉서를 개발한 사례 띤 제품이 몇몇 업체가 있으나, 외국 제품보다 인지도 및 제품판매의 실적이 미비하다. 그러므로 외국의 고비용 장비를 수입하여 사용하거나, 멀티 포트를 이용하여 NMEA 신호를 전송하는 프로그램을 소프트웨어적으로 구현하여 사용하고 있다. 그러므로 고비용이 지출되거나, 각 응용프로그램마다 별도의 처리 부분을 작성해야하는 문제점이 있다. 또한, NMEA 신호를 출력하는 각각의 장비들은 제조회사 및 플랫폼이 다르므로 이중의 자원낭비 및 손실 등을 초래할 수 있다. 본 논문에서는 경제적으로 NMEA 멀티플렉서 모듈을 구현하기 위하여 가상 시스템을 구성하여 실험을 실시하였다. NMEA 신호를 입력하기 위해 각 장비들은 가상의 데이터를 가진 노드로 대치하여 멀티플렉서 구현을 위한 가상의 시스템을 구성하고, 여러 문제들을 보완하기 위하여 신뢰성 있는 처리방법과 고성능의 단일 하드웨어 모듈로서 독립적으로 동작할 수 있다. 최적화된 큐의 설계를 이용하여 모듈의 메모리 효율을 높이며, 주요 항해 장비인 자이로콤파스, 에코 사운드, GPS 등과 실시간으로 RS232 멀티포트를 통하여 입력되는 신호를 실제 PC에서 출력하여 통신의 정확성을 유지할 수 있는 NMEA 멀티플렉서의 설계 및 구현에 대하여 제안하였다.

• 방송공학회논문지
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• 제25권1호
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• pp.25-35
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• 2020

최근 하드웨어 성능뿐 아니라 영상 처리 기술의 발달로 인해 다양한 분야에서 사용자에게 자유로운 시야각과 입체감을 제공하는 3차원 포인트를 다루는 기술에 관한 연구를 지속하고 있다. 3차원 포인트를 표현하는 형식 중 포인트 클라우드 기술은 포인트를 정밀하게 획득/표현할 수 있다는 장점으로 인해 다양한 분야에서 주목받고 있다. 하지만 하나의 3차원 포인트 클라우드 콘텐츠를 표현하기 위해 수십, 수백만 개의 포인트가 필요하므로 기존의 2차원 콘텐츠보다 많은 양의 저장 공간을 요구한다는 단점이 존재한다. 이러한 이유로, 국제 표준화 기구인 MPEG (Moving Picture Experts Group)에서는 3차원 포인트 클라우드 콘텐츠를 효율적으로 압축 및 저장하고, 사용자에게 전송하는 방안에 대해 계속 연구를 진행 중이다. 본 논문에서는 MPEG-I (Immersive) 그룹에서 제안한 V-PCC(Video based Point Cloud Compression) 부호화기를 통해 생성된 V-PCC 비트스트림을 MMT (MPEG Media Transport) 표준에서 정의한 MPU (Media Processing Unit)로 구성하는 방안을 제안한다. 또한, MMT 표준에서 정의한 시그널링 메시지를 확장하여 3차원 포인트 클라우드 콘텐츠의 영역 선별적 전송 방안을 위한 파라미터와 사용자의 요구에 따라 선택적으로 품질 파라미터를 결정할 수 있도록 V-PCC에서 상정하는 품질 파라미터를 추가 정의한다. 마지막으로, 본 논문에서는 제안한 기술을 기반으로 검증 플랫폼의 설계/구현을 통해 결과를 확인한다.

• 한국정보과학회논문지:시스템및이론
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• 제33권12호
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• pp.867-879
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• 2006

이 논문에서는 여러 개의 소프트웨어 혹은 하드웨어 컴포넌트가 존재하는 MPSoC(Multiprocessor-System-on-a-chip) 아키텍처를 빠르면서도 정확하게 통합시뮬레이션 하는 내용을 다룬다. 복잡한 시스템을 설계하기 위해서 MPSoC 아키텍처가 점점 일반화되고 있는데, 이러한 아키텍처를 통합시뮬레이션 할 때는 시뮬레이터의 개수가 증가하고 그에 따라 시뮬레이터들 간의 시간 동기화 비용도 증가하므로 전체적인 통합시뮬레이션 성능이 감소된다. 최근의 통합시뮬레이션 연구들에 의해서 등장한 SystemC 통합시뮬레이션 환경이 빠른 성능을 보이고 있으나, 시뮬레이터의 개수가 증가할수록 성능은 반비례한다. 본 논문에서는 효율적인 시간동기를 통해 통합시뮬레이션의 성능을 증가시키는 기법인 가상동기화 기법을 확장하여, (1) SystemC 커널을 수정하지 않고도 가상 동기화 기법을 적용한 SystemC 통합시뮬레이션을 수행할 수 있고, (2) 병렬적으로 가상동기화 기법을 수행할 수 있게 하였다. 이를 통해 SystemC 통합시뮬레이션의 병렬적인 수행이 가능해졌는데, 널리 알려진 상용 SystemC 통합시뮬레이션 도구인 MaxSim과 비교하였을 때, H.263 디코더 예제의 경우 11배 이상의 성능 증가를 얻었고 정확도는 5% 이내로 유지되었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제7권1호
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• pp.9-18
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• 2018

분산 처리 플랫폼에서 다양한 빅 데이터 처리 어플리케이션들의 수행 성능 향상에 대한 관심이 높아지고 있다. 이에 따라 범용적인 분산 처리 플랫폼인 아파치 스파크에서 어플리케이션들의 처리 성능 최적화에 대한 연구들이 활발하게 진행되고 있다. 스파크에서 데이터 처리 어플리케이션들의 수행 성능을 향상시키기 위해서는 스파크의 분산처리모델인 Directed Acyclic Graph(DAG)에 알맞은 형태로 어플리케이션을 최적화시켜야 하고 어플리케이션의 처리 특징을 고려하여 스파크 시스템 파라미터들을 설정해야 하기 때문에 매우 어렵다. 기존 연구들은 각각의 어플리케이션의 처리 성능에 영향을 주는 하나의 요소에 대한 부분적인 연구를 수행했고, 최종적으로 어플리케이션의 성능개선을 이뤄냈지만 스파크의 전반적인 처리과정을 고려한 성능 최적화를 다루지 않았을 뿐만 아니라 처리성능과 상관관계를 갖는 다양한 요소들의 복합적인 상호작용을 고려하지 못했다. 본 연구에서는 스파크에서 일반적인 데이터 처리 어플리케이션의 수행 과정을 분석하고, 분석된 결과를 토대로 어플리케이션의 처리과정 중 스테이지 내부와 스테이지 사이에서 성능 향상을 위한 처리 전략을 제안한다. 또한 스파크의 시스템 설정 파라미터 중 분산 병렬처리와 밀접한 관계를 갖는 파티션 병렬화에 따른 어플리케이션의 수행성능을 분석하고 적합한 파티셔닝 최적화 기법을 제안한다. 3가지 성능 향상 전략의 실효성을 입증하기 위해 일반적인 데이터 처리 어플리케이션: WordCount, Pagerank, Kmeans에 각각의 방법을 사용했을 때의 성능 향상률을 제시한다. 또한 제안한 3가지 성능 최적화 기법들이 함께 적용될 때 복합적인 성능향상 시너지를 내는지를 확인하기 위해 모든 기법들이 적용됐을 때의 성능 향상률을 제시함으로써 본 연구에서 제시하는 전략들의 실효성을 입증한다.

• 대한전자공학회논문지TC
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• 제39권1호
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• pp.34-41
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• 2002

기존의 IS-95 시스템에서는 다중경로 신호의 컴바이닝을 위해 레이크 수신기의 각 핑거에 시간 정렬 버퍼(time-deskew buffer or FIFO)를 사용하였다. IS-95 시스템의 경우, 단일 반송파를 사용하여 핑거의 수가 작고 확산 이득도 크기 때문에, 버퍼의 수와 크기가 작아서 기존 방식으로 설계해도 크게 문제가 되지않았다. 그러나, cdma2000 시스템에서는 고속의 데이터를 다중 반송파에 분할하여 보내고 확산 이득도 매우 작기 때문에, FIFO의 수와 크기는 매우 커지고 버퍼의 하드웨어 복잡도가 증가하여 설계의 큰 걸림돌이 된다. 따라서, 본 논문에서는 cdma2000 시스템용 레이크 수신기에서 FIFO의 수를 줄이기 위해, 심볼 정렬과 컴바이닝을 동시에 수행할 수 있는 새로운 심볼 정렬 및 컴바이닝 기법을 제안하고자 한다. 레이크 수신기당 3개의 핑거를 사용하는 경우, 제안된 방식은 기존 방식 보다 버퍼의 하드웨어 복잡도를 약 60% 이상 줄일 수 있고, 4개의 핑거를 사용하는 경우에는 약 70%이상을 줄일 수 있다. 더욱이, 제안된 알고리듬은 핑거의 수에 상관없이 복조하고자 하는 채널당 1개의 FIFO 레지스터를 사용하기 때문에, 성능향상을 위해 많은 수의 핑거를 사용하는 시스템에도 매우 효율적이다.

• 대한전자공학회논문지TC
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• 제47권9호
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• pp.1-8
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• 2010

DPM (Digital Phase wrapping Modulation) open-loop polar transmitter는 in-phase와 quadrature 신호를 진폭(envelope) 신호와 위상(phase) 신호로 변환한 후 신호의 사상화 과정을 거쳐 광대역 통신 시스템에서의 효율적인 적용이 가능하다. 사상화 과정은 일반적인 통신 시스템에서의 양자화와 유사하며 그 과정에서 발생하는 오차를 고려할 때 좌표계 변환부에 CORDIC (COordinates Rotation DIgital Computer) 알고리듬 대신 테일러 급수 근사 기법의 사용이 가능하다. 본 논문에서는 테일러 급수 근사 기법을 광대역 OFDM (Orthogonal Frequency Division Multiplexing) 시스템용 DPM polar transmitter의 직교 좌표계-극 좌표계(cartesian to polar coordinate) 변환부에 적용하는 방안에 대한 연구를 수행하였다. 기존의 방법은 CORDIC 알고리듬을 채용하고 있다. 이것을 효율적으로 적용하기 위해 모의 실험을 통해 각각의 기법에 대한 평균제곱오차 (MSE : Mean Square Error) 성능을 측정하고, 설계 관점에서 허용된 CORDIC 오차를 기준으로 알고리듬의 최소 반복횟수와 테일러 급수의 최소 근사 차수를 찾는다. 또한 FPGA 전달 지연속도를 비교한 결과에 의하면 CORDIC 알고리듬 대신 낮은 차수의 테일러 급수 근사 기법을 사용해 좌표 변환부의 처리 속도를 향상시킬 수 있음을 확인하였다.

• 대한전자공학회논문지SP
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• 제45권5호
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• pp.43-51
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• 2008

이 본문에서는 제안한 H.264/AVC 인코더의 서브 블록인 Inter prediction 블록, Intra prediction 블록, 디블로킹 필터블록, Transform & Quantization 블록에 대한 저전력 구조를 FPGA로 구현하였다. Inter/Intra prediction블록에서는 분산연산방식을 통해 가산기의 수륵 줄여 60.2%의 면적감소효과를 나타내었으며, 디블로킹 필터블록에서는 하드웨어 공유를 위한 MUX를 사용하여 덧셈연산의 수를 44.3%감소시켰다. 또한, Transform & Quantization 블록에 사용되는 곱셈연산을 CSD와 CSS방식으로 수행하여 면적을 그게 차지하는 곱셈기를 사용하지 않았다. 제안된 저전력 IP들을 사용하여 FPGA(Field Programmable Gate Array)와 ARM 프로세서 기반의 H.264/AVC 인코더를 구현하였다. Baseline Profile을 사용하였고 FPGA와 ARM프로세서가 연동하는 Platform으로 구현하였다. Platform을 사용한 H.264/AVC 인코더 구현을 통하여 제안된 각각의 저전력 IP들이 효율적으로 H.264/AVC 인코더 SoC에서 사용될 수 있음을 확인하였다.

• 전기전자학회논문지
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• 제5권1호
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• pp.100-110
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• 2001

본 논문에서는 공유 메모리형 ATM 스위치 설계에 있어서 스위치 자원의 이용률 향상과 서비스 품질 기능 지원을 위한 버퍼관리방안을 고찰하고 여러 기법들의 성능을 비교 분석하였다. 정적 임계법(ST)와 푸시 아웃(PO) 그리고, 동적 임계법(DT)의 성능을 시뮬레이션을 통하여 비교 분석하였고, 특히 동적임계법이 트래픽 부하 및 버스티니스 (Burstyness), 복수개 출력포트간 부하의 불균형성 (Non-uniformity)등의 트래픽 특성 변화에 대해 푸시아웃 (Pushout)에 가까운 견고성 (Robustness)을 가짐을 보였다. 또한, 서비스 품질 기능 구현에 있어서 연결승인제어 (CAC)로부터 구한 트래적 기술자를 이용하여 각 셀 스트림의 서비스 요구조건에 맞도록 메모리 공간을 할당하는 가상분할법 (VP: Virtual partitioning)과 동적분할법 (DP: Dynamic partitioning)등의 버퍼관리 메커니즘을 고찰하였다. 이 기법들을 사용할 경우 규정된 트래픽 (Regulated traffic)과 규정되지 않은 (Unregulated) best-effort 트래픽의 공존이 가능하며 규정되지 않은 트래픽이 존재하더라도 규정된 트래픽이 연결승인제어에 의해 계산된 셀 유실률을 보장받게 됨을 컴퓨터 시뮬레이션을 통하여 보였으며, 특히 과부하 상태에서 DP가 VP에 비해 서비스품질 지원 기능 면에서 우수함을 보였다.