• 전자공학회논문지
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• 제51권5호
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• pp.114-124
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• 2014

HEVC는 JCT-VC에 의해 개발된 최신 비디오 코딩 표준이다. HEVC는 H.264/AVC에 비해 약 2배의 주관적 코딩효율을 제공한다. HEVC 개발의 주요목표 중 하나는 UHD급 비디오를 효율적으로 코딩하는 것이기 때문에, HEVC는 UHD급 비디오를 코딩하는데 널리 사용될 것으로 예측된다. 이러한 고해상도 비디오의 복호화는 많은 양의 메모리 접근을 발생시키기 때문에 복호화 시스템은 고대역폭의 메모리 시스템 및 내부 통신 아키텍처가 필요하다. 이러한 요구사항을 파악하기 위해서 본 논문은 HEVC 복호화기의 메모리 접근 복잡도를 분석한다. 우리는 먼저 임베디드 프로세서와 데스크탑에서 동작하는 소프트웨어 HEVC 복호화기의 메모리 접근량을 측정하였다. 또한 우리는 HEVC 복호화기의 데이터흐름을 분석하여 HEVC 복호화기의 메모리 대역폭 모델을 만들었다. 측정결과, 소프트웨어 복호화기는 6.9~40.5GB/s의 DRAM 접근을 하였다. 또한 분석결과에 따르면 하드웨어 복호화기는 2.4GB/s의 DRAM 대역폭을 요구하는 것으로 파악된다.

• 전기전자학회논문지
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• 제20권3호
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• pp.326-329
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• 2016

HEVC CABAC 부호화기에서는 이진 산술 부호화를 수행하기 전에 구문 요소를 이진 값으로 변환하는 과정이 선행된다. 따라서 HEVC CABAC 복호화기에서도 이진 산술 복호화기를 통해 이진 값으로 나타낸 구문 요소들을 원래의 값으로 역이진화 하는 역이진화기를 필요로 한다. 본 논문에서는 구문 요소의 종류를 파악하여 이진 값의 병합을 수행하는 제어기와, 제어기로부터 병합된 이진 값을 원래의 구문 요소로 변환시키는 엔진으로 구성된 역이진화기의 구조를 제안하고 이를 구현하였다. 설계된 역이진화기는 Verilog HDL로 기술하고 0.18um 공정에서 합성 및 검증하였으며, 하드웨어 크기는 3,114 게이트이고 최대 동작 속도는 220 MHz이다.

• 전기전자학회논문지
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• 제20권4호
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• pp.435-438
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• 2016

HEVC CABAC의 이진 산술 복호화기는 정규, 우회, 종료의 세 가지 복호화 모드에 따라 동작하고 각 모드에 따라 복호화 동작과 시간에 많은 차이가 있다. 또한 재정규화를 진행하게 되면 내부에서 피드백 루프가 발생하여 지연 시간이 길어지게 된다. 본 논문에서는 이를 해결하기 위해 재정규화가 일어날 수 있는 모든 range 값의 범위를 미리 체크하여 정규화가 일어나면 바로 range 값을 업데이트하고 모든 계산을 한 사이클 안에 수행할 수 있도록 설계하였다. 0.18 um 공정에서 구현된 이진 산술 복호화기의 최대 동작 속도는 215 MHz이며 크기는 5,423 게이트이다.

• 방송공학회논문지
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• 제20권6호
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• pp.963-966
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• 2015

본 논문에서는 최신 압축 표준인 HEVC(High Efficiency Video Coding)를 포함한 다양한 비디오 압축 표준을 처리할 수 있는 프로그래머블 멀티 포맷 복호기(Multi-Format video Decoder: MFD)를 제안한다. 제안한 MFD는 DTV(Digital Tele-Vision) SoC(System on Chip)에 필요한 고사양의 FHD(Full High Definition) 비디오 복호기를 목표로 하였다. 다양한 동영상 압축 표준과 방대한 연산 능력을 지원하기 위하여 제안된 플랫폼에서는 재구성형 프로세서(reconfigurable processor)와 하드웨어 가속기의 하이브리드 구조를 사용하였다. 실험결과 HEVC로 압축된 초당 30장의 FHD 영상을 300MHz에서 디코딩 가능함을 확인하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2014년도 하계학술대회
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• pp.160-162
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• 2014

A programmable video decoding system with multi-core DSP and co-processors is presented. This system is adopted by Digital TV SoC (System on Chip) and is used for FHD HEVC (High Efficiency Video Coding) decoder. Using the DSP based programmable solution, we can reduce commercialization period by one year because we can parallelize algorithm development, software optimization and hardware design. In addition to the HEVC decoding, the proposed system can be used for other application such as other video decoding standard for multi-format decoder or video quality enhancement.

• 방송공학회논문지
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• 제20권2호
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• pp.224-237
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• 2015

본 논문은 HEVC RExt (High Efficiency Video Coding Range Extension)을 위한 SIMD (Single Instruction Multiple Data) 명령어 기반의 고속 복호화 방법을 소개한다. RExt의 화면 내 예측, 보간필터, 역-양자화, 역-변환, 클리핑 모듈들은 반복적인 산술 연산 혹은 논리 연산을 수행하는 구조로써 SIMD 명령어 집합을 적용하기 적합한 모듈로 분류할 수 있다. 본 논문은 RExt의 증가한 비트 심도를 고려하여 화면 내 예측, 보간필터, 역-양자화, 역-변환, 클리핑 모듈을 SSE (Streaming SIMD Extension) 명령어 집합을 이용하여 연산하는 방법을 소개한다. 또한, 256비트 레지스터를 사용할 수 있는 AVX2 (Advanced Vector eXtension 2) 명령어 집합을 이용하여 보간필터, 역-양자화, 클리핑 모듈의 연산을 효율적으로 연산하는 방법을 제안한다. 본 논문에서 제안하는 SIMD 명령어 기반의 고속 복호화 방법은 HEVC 참조 소프트웨어 HM 16.0을 기반으로 자체 개발한 HEVC RExt 복호화기에서 기존의 순차적 연산 방식 대비 평균 12%의 속도향상을 얻을 수 있었다.

• 방송공학회논문지
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• 제20권1호
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• pp.171-182
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• 2015

HEVC는 H.264/AVC에 비해 압축 성능을 크게 개선시킬 수 있지만 부호화기와 복호화기 모두 복잡도가 크게 증가한다. 본 논문에서는 HEVC의 화면 간 예측 모드 결정 과정을 분석하고, 이 결과로부터 부호화기 및 복호화기의 복잡도를 효과적으로 감소시키기 위한 방법을 제안하였다. 제안하는 방법은 단방향 예측 모드의 결과로부터 양방향 예측 모드를 수행하지 않아도 되는 조건을 찾고, 이 조건을 만족하는 경우 미리 종료시킴으로써 부호화 복잡도를 감소시킨다. 실험 결과 압축률 하락 폭이 각각 0.6%, 1.0%, 1.5%인 경우 부호화 복잡도를 12.0%, 14.2%, 17.2% 감소시킬 수 있었으며, 이 때, 양방향 예측 모드의 비율을 각각 6.3%, 11.8%, 16.6% 감소시킴으로써 복호화기의 복잡도도 함께 감소시킬 수 있었다. 마지막으로, 제안한 방법이 HEVC 참조 소프트웨어에 기 적용되어 있는 고속화 알고리즘과 함께 사용되는 경우에도 유사한 효과를 낼 수 있음을 검증하였다.

• 전자공학회논문지
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• 제53권12호
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• pp.50-56
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• 2016

이 논문은 UHD 영상을 지원하는 멀티 디코더 용 인트라 예측 회로의 구조와 설계를 제안하고 있다. 제안된 회로는 가장 최신의 비디오 압축 표준인 HEVC뿐만 아니라 H.264도 지원한다. 이 회로는 기본적인 인트라 예측 기능이외에 추가적으로 H.264 표준에 정의되어 있는 참조 샘플 필터 연산과 HEVC 표준에 정의되어 있는 약한 참조 샘플 필터 및 강한 참조 샘플 필터 연산을 처리하는 기능도 갖고 있다. 공통적인 연산부와 내부 저장소를 공유함으로써 회로의 크기를 감소시켰으며, 병렬 연산을 통하여 성능을 향상시켰다. 제안된 회로는 Verilog HDL(Hardware Description Language)을 이용하여 RTL(Register Transfer Level)로 기술하였으며, Cadence의 NC-Verilog를 이용하여 기능을 검증하였다. RTL 회로를 Synopsys의 Design Compiler 및 130nm 표준 셀 라이브러리를 이용하여 합성하였다. 합성된 게이트 수준 회로는 69,694개의 게이트로 구성되며, 최대 동작주파수 157MHz에서 4K-UHD HEVC 영상을 초당 100 ~ 280 프레임의 속도로 처리한다.

• 방송공학회논문지
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• 제24권1호
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• pp.182-185
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• 2019

본 논문에서는 프로그래머블 멀티포맷 비디오 복호화기를 구성하기 위한 기본 모듈들의 요구 성능을 분석하고 제안하였다. 제안한 플랫폼의 목적은 고성능 FHD 비디오 복호화기 구성이다. 제안한 복호화기는 재구성 가능한 프로세서, 전용 비트스트림 코프로세서, 메모리 제어기, 움직임 보상용 캐쉬 및 플렉서블 하드웨어 가속기 등으로 구성되었다. 300MHz 클럭을 사용했을 때 HEVC로 부호화된 초당 30 장의 FHD를 복호화 할 수 있는 모듈들의 성능에 대해서 분석하고 기본 성능을 제안하였다.

• 전기전자학회논문지
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• 제21권3호
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• pp.280-283
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• 2017

HEVC(high efficiency video coding)의 엔트로피 코딩 방식인 CABAC(context-based adaptive binary arithmetic coding)에서는 각 구문 요소의 발생 확률을 추정하는 문맥 모델이 사용된다. 본 논문에서는 CABAC 복호화에 필요한 문맥 모델러를 설계하고 이를 구현하였다. 초기화에 필요한 연산 숫자를 줄이고 속도를 높이기 위해 참조 테이블을 사용하였으며, HEVC의 표준 테스트 영상 및 표준 부호기 구성에 대해 12가지의 시뮬레이션을 수행하여 모두 성공적으로 동작하는 것을 확인하였다. 설계된 문맥 모델러를 0.18um에서 합성하였을 때의 최대 동작 주파수, 최대 처리율 및 게이트 수는 각각 200 MHz, 200 Mbin/s, 29,268 게이트이다.