• 대한전자공학회논문지SP
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• 제45권5호
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• pp.72-78
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• 2008

H.264 비디오 부호화 표준 방식은 널리 사용되고 있지만, 고화질 비디오의 해상도에 비해 상대적으로 작은 크기의 매크로블록을 사용하기 때문에 고화질 비디오를 부호화하는데 한계가 있다. 본 논문에서는 고화질 비디오 부호화를 위해 기존의 매크로블록의 크기를 확장하고, 확장된 매크로블록을 기반으로 새로운 화면내 부호화 방법을 제안한다. 휘도 신호의 경우, 기존의 인트라 $4{\times}4$ 예측과 인트라 $16{\times}16$ 예측을 각각 인트라 $8{\times}8$ 예측과 인트라 $32{\times32}$ 예측으로 확장한다. 색차 신호의 경우에는, 인트라 ${8\times}8$ 예측을 인트라 $16{\times}16$ 예측으로 확장한다. 또한 매크로블록의 확장으로 기본 부호화 블록의 크기가 $8{\times}8$로 커짐에 따라, $8{\times}8$ 정수 이산 코사인 변환을 사용한다. 이 논문에서 제안한 방법을 사용하여 고화질 비디오를 부호화 할 경우, 기존의 방법에 비해 약 5.32% 정도 비트수가 감소했으며 약 0.23dB 정도 화질이 개선되었다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.1-9
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• 2010

이 논문에서는, 풀 HD 영상을 실시간에 처리가능한 새로운 화면 내 예측 및 DCTQ 하드웨어구조를 제안한다. 화면내 예측,.$4{\times}4$ 을 처리하기 위한 예측과 변환, 양자화, 역양자화, 역변환및 복원의 전체 cycle 을 줄일 수 있는 방법을 제안한다. $4{\times}4$ 예측 부호화 cycle을 줄이기 위해, 양자화과정을 예측 사이클에서 적용할 수 있도록 하였으며, 회로의 크기를 줄이기 위하여 9가지 모드 중 2개의 모드를 먼저 선택하는 알고리듬을 사용하였다. 또한 $16{\times}16$ 예측과 $8{\times}8$ 예측 과정를 하나의 코어를 이용하여 설계하므로 크기를 줄였다. 제안된 구조는 108Mhz 클럭에서 full HD영상을 30frame/sec에서 동작하며, 한 매크로블록의 처리 cycle 은 425 cycle이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.407-408
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• 2008

This paper presents a synchronous pipeline design for IP-based H.264 decoding system. The first optimization for pipelining aims at efficiently resolving the data dependency due to motion compensation/intra prediction feedback data flow in H.264 decoder. The second one would enhance the efficiency of execution per each pipelining stage to explore the optimized latency and stage number. Thus, the 3 stage pipeline of CAVLD&ITQ|MC/IP&Rec.|DF is obtained to yield the best throughput and implementation. In experiments, it is found that the synchronous pipelined H.264 decoding system, based on existing IPs, could deal with Full HD video at 125.34MHz, in real time.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.43-53
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• 2010

고해상도의 동영상 서비스가 보편화 되면서 동영상을 빠르게 처리를 위한 연구가 활발히 이루어지고 있다. 멀티코어 프로세서의 사용이 증가하고 멀티코어 시스템에서 H.264/AVC 디코더를 구현하기 위하여 다양한 병렬화 방법이 제안되고 있다. 하지만 H.264/AVC 디코더를 병렬화 하는 경우, 각 스레드에서 처리하는 데이터의 처리 시간 차이로 인하여 지속적으로 스레드의 동기를 확인해야 하는데, 이는 병렬화를 통한 디코더의 성능 향상의 걸림돌이 된다. 이러한 병렬화 과정에서 발생하는 문제점을 해결하기 위해 우리가 제안하는 Multi -Threaded Parallelization(MTP) 방법은 프레임을 매크로 블록 묶음으로 나누어 병렬화 한다. 그리고 병렬화 과정에서 스레드를 처리하는 방법을 개선하고, 메모리를 재사용함으로써 디코더의 성능을 향상 시켰다. 본 논문에서는 FFmpeg H.264/AVC 디코더를 인텔 쿼드 코어 기반의 멀티코어 시스템에서 멀티 스레드로 구현하여 실험이 진행되었다. 그 결과, MTP 방법을 적용하여 병렬화 방법 적용하지 않은 H.264/AVC 디코더와 비교하여 최대 53%의 성능향상을 보였으며, 2Dwave 병렬화 방법의 메모리 사용량에 비해 HD 영상에서 65%, FHD 영상에서 81%의 메모리 사용량을 줄 일 수 있었다.

• 방송공학회논문지
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• 제15권2호
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• pp.205-216
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• 2010

본 논문에서는 UHDTV(Ultra HDTV)를 위한 MPEG-2 Transport Stream(TS)의 다중화 기법 및 다중화 SW 툴의 설계 및 구현에 대해서 기술한다. 대용량의 UHD 비디오를 처리하기 위해서는 당분간 병렬처리에 기반한 코덱 구현이 불가피하며 이로 인해 다수의 비디오 비트스트림 간의 동기화 및 다중화가 요구된다. 본 논문에서는 4K(또는 8K) 해상도의 UHD 비디오가 4 개의 화면으로 분할되어 각각 H.264/AVC로 부호화되고, 2 개의 5.0 채널의 오디오가 AC-3로 부호화되는 병렬처리 기반의 UHDTV의 TS 다중화를 고려한다. H.264/AVC와 AC-3를 TS로 전송하기 위한 MPEG-2 시스템(Systems) 확장 규격을 반영한 PES 패킷화 및 TS 다중화 툴을 설계한다. 또한 T-STD(TS System Target Decoder)의 타이밍 모델을 만족하도록 T-STD에 정의된 버퍼들의 상태를 모니터링 하면서 다중화 스케쥴링을 수행하고, 한 TS 패킷의 전송 시간 단위로 H/W의 실시간 처리를 에뮬레이션(emulation)하도록 구현한다. UHDTV 다중화를 위해서 재다중화(Re-multiplexing)를 포함하는 UHD 재다중화와 단일 TS로 다중화하는 UHD 프로그램 다중화의 2 가지 구조를 구현하고 이들의 장단점에 대해서 고찰한다. 본 논문에서 설계 구현된 TS 다중화 툴은 상용 분석 툴 및 실시간 재생 툴을 이용하여 규격 및 타이밍의 적합성과 그 기능을 검증한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.108-111
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• 2008

본 논문에서는 동영상의 실시간 Full HD 영상$(1920{\times}1080@30fps)$ 부호화를 위한 하드웨어 기반의 CAVLC 엔트로피 부호화기 구조를 제안한다 한 매크로 블록 당 AC 계수 376개 와 DC 계수 8개 총 384개의 데이터가 존재 할 수 있다. 실시간으로 처리하기 위해서는 최대 384개의 데이터를 모두 처리해야 한다. 데이터를 효율 적으로 처리하기 위해 병렬 처리, 파이프라인 처리를 사용, 블록당 16개의 데이터 이후의 존재하는 불필요한 '0' 제거로 동작 cycle를 최소화하였다. 설계된 모듈은 한 매크로 블록당 최대의 384개의 데이터를 469cycle로 처리한다. CAVLC 구조를 검증하기 위하여 JM 9.4부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하여 설계 된 회로를 검증하였다.

• 전자공학회논문지CI
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• 제46권2호
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• pp.1-9
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• 2009

본 논문에서는 H.264/AVC의 I-slice의 모든 블록들을 복원하지 않고 블록의 경계 부분만을 복원하여 intra prediction을 고속으로 수행하는 방법을 개발한다 이를 위하여 intra prediction의 참조 화소들로 구성될 수 있는 차이 블록의 경계를 고속으로 복원하는 고속 역 정수 DCT를 개발한다. 고속으로 복원된 차이 경계 화소들과 각 예측 모드에 알맞게 구한 예측 화소들을 더하여 경계 화소들을 update하며, intra prediction에 필요한 참조 화소들로 구성한다. 개발된 기법은 H.264/AVC의 정수 DCT와 호환성을 유지하고, 고화질 영상 부호화시 사용되는 대표적인 HD 시퀀스에 적용 가능함을 실험으로 검증하였다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.64-70
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• 2008

고성능 영상 압축 알고리즘으로서 널리 사용되고 있는 H.264 디코더의 디블록킹(Deblocking) 필터는 복호된 영상의 블록화 현상을 제거함으로써 영상의 질을 높이는 역할을 하는데 연산량이 많은 유닛중 하나이다. 본 논문에서는 효율적인 디블록킹 필터 설계를 위해 파이프라인 구조 및 1-D 필터를 사용하고 효율적인 메모리 관리를 통해 하드웨어 면적과 연산 사이클 수를 줄이고 H.264 디코더의 성능을 향상시킬 수 있는 하드웨어 구조를 제안한다. 제안된 구조에서는 픽셀의 재배치를 통해 동일한 1-D 필터를 이용하여 수직방향의 필터연산과 수평방향의 필터연산을 모두 지원한다. 또한 4 개의 메모리 블록 구조를 이용하여 현재 매크로블록의 픽셀과 인접한 다른 매크로블록의 픽셀의 접근 및 저장을 효율적으로 할 뿐만 아니라 필터 연산중에 움직임 보상기의 출력 픽셀을 저장하여 디블록킹 필터와 움직임 보상기 사이의 병목현상을 제거하였다. 이를 통해 디블록킹 필터에 관련된 메모리의 크기를 최소화하고 H.264 디코더의 성능을 향상시키는 이점을 얻을 수 있다. 제안된 디블록킹 필터는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 합성 결과 77 MHz에서 HD 영상 디코딩이 가능함을 확인하였다.

• 방송공학회논문지
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• 제15권3호
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• pp.434-453
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• 2010

본 논문에서는 H.264/AVC에서 사용하는 정수형 변환을 $4{\times}4$ 블록 단위로 적용하고 인접 네 개의 $4{\times}4$ 블록의 같은 주파수 위치의 계수값을 모아서 추가로 $4{\times}1$ 블록 단위로 1차원 변환하는 3차원 변환(3DT : Dimensional Transform)을 기반으로 부호화 방법을 통합한 환경인 3DTE(3DT Environment)를 제안한다. 제안하는 방법에서 사용하는 변환인 3DT는 H.264/AVC가 가지는 예측오차를 유지하면서 인접블록 간에 남아있을 공간적 중복도를 추가로 줄일 수 있고 이와 같은 특성에 적합한 방법을 적용하였다. 본 논문의 실험에서 제안하는 방법은 JM11.0과 비교 실험했을 때 대표적인 시험 시퀀스에 대하여 High profile 환경에서 평균적으로 약 3.58% 정도의 비트율 절감을 얻었다. 특히 HD급과 같이 해상도가 높은 영상에서 평균 약 5.40% 정도의 높은 비트율 절감을 보였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권4호
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• pp.187-191
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• 2009

This paper proposes a high-performance architecture of the H.264 intra prediction circuit. The proposed architecture uses the 4-input and 2-input common computation units and common registers for fast and efficient prediction operations. It avoids excessive power consumption by the efficient control of the external and internal memories. The implemented circuit based on the proposed architecture can process more than 60 HD ($1,920{\times}1,088$) image frames per second at the maximum operating frequency of 101 MHz by using 130 nm standard cell library.