• 한국재료학회지
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• 제9권11호
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• pp.1117-1122
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• 1999

5~10nm 두께의 얇은 산화막 위에 $\alpha$-실리콘과 Co/Ti 이중막을 순차적으로 증착하고 급속열처리하여 코발트 폴리사이드 전극을 만든 후, SADS법으로 다결정 Si을 도핑하여 MOS 커패시터를 제작하였다. 이때 drive-in 열처리조건에 따른 커패시터의 C-V 특성과 누설전류를 측정하여, $\textrm{CoSi}_{2}$의 열적안정성과 도판트 (B 및 As)의 재분포가 Co-폴리사이드 게이트의 전기적 특성에 미치는 영향을 연구하였다.$ 700^{\circ}C$에서 60~80초간 열처리시, 다결정 Si층의 도핑으로 우수한 C-V 특성과 낮은 누설전류를 나타냈으나, 그 이상 장시간 또는 $900^{\circ}C$의 고온에서는 $\textrm{CoSi}_{2}$의 분해에 따른 Co의 확산으로 전기적 특성이 저하되었다. SADS법으로 Co-폴리사이드 게이트 전극을 형성할 때, 도판트가 다결정 Si층으로 충분히 확산되는 것뿐만 아니라, $\textrm{CoSi}_{2}$의 분해를 억제하는 것이 매우 중요하다.

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.29-35
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• 2010

본 논문에서는 내장된 자체 테스트 기법 (BIST, Built-In Self Test)을 적용 할 때 저전력 테스트가 가능한 패턴 생성기를 제안하였다. 테스트 시 WSA (Weighted Switching Activity)가 많이 발생하는 노드인 heavy nodes의 선택 알고리듬을 제안하였으며, heavy nodes에 천이를 발생시키는 입력부 곧 heavy inputs을 찾는 알고리듬을 나타내었다. 고장 검출율을 높이는 최적의 heavy nodes의 수를 결정하고 선택된 입력부에 변형된 LFSR의 출력을 인가하여 테스트 시 발생하는 천이를 줄였다. 제안하는 패턴 생성기는 몇 개의 AND 게이트와 OR 게이트를 LFSR에 추가하여 적은 하드웨어 오버헤드로 간단히 구현된다. ISCAS 벤치 회로에 적용한 실험을 통해 제시하는 방법이 기존의 기법에 비해 평균 소비 전력을 감소시키면서 고장 검출율을 상승시키는 것을 검증하였다.

• 산업경영시스템학회지
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• 제40권4호
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• pp.260-267
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• 2017

Quantum-inspired Genetic Algorithm (QGA) is a probabilistic search optimization method combined quantum computation and genetic algorithm. In QGA, the chromosomes are encoded by qubits and are updated by quantum rotation gates, which can achieve a genetic search. Asset-based weapon target assignment (WTA) problem can be described as an optimization problem in which the defenders assign the weapons to hostile targets in order to maximize the value of a group of surviving assets threatened by the targets. It has already been proven that the WTA problem is NP-complete. In this study, we propose a QGA and a hybrid-QGA to solve an asset-based WTA problem. In the proposed QGA, a set of probabilistic superposition of qubits are coded and collapsed into a target number. Q-gate updating strategy is also used for search guidance. The hybrid-QGA is generated by incorporating both the random search capability of QGA and the evolution capability of genetic algorithm (GA). To observe the performance of each algorithm, we construct three synthetic WTA problems and check how each algorithm works on them. Simulation results show that all of the algorithm have good quality of solutions. Since the difference among mean resulting value is within 2%, we run the nonparametric pairwise Wilcoxon rank sum test for testing the equality of the means among the results. The Wilcoxon test reveals that GA has better quality than the others. In contrast, the simulation results indicate that hybrid-QGA and QGA is much faster than GA for the production of the same number of generations.

• 대한전자공학회논문지TC
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• 제45권7호
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• pp.38-44
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• 2008

본 논문에서는 무선 센서 네트워크 응용을 위한 저복잡도, 저전력 초광대역 임펄스 통신용 베이스밴드의 구조를 제안하고 TSMC 0.18um CMOS 공정을 이용하여 칩으로 제작하였다. 제안된 베이스밴드는 간략화된 패킷구조와, single-bit 샘플러의 사용 및 순수한 디지털 회로를 이용한 동기방식을 적용하여 시스템의 복잡도를 크게 낮추었다. 또한 저전력 구현을 위하여 베이스밴드의 동작상태를 세 가지로 정의하고 각 상태에 따라 필요한 블록만이 작동되도록 하였으며, 아울러 로직 합성단계에서 gated clock cell을 사용하여 소비전력을 더욱 낮추었다. 제안된 베이스밴드는 2Kbyte의 내부메모리와 약 23K의 디지털 게이트로 구성되며 약 1.8mW@1Mbps의 저전력으로 동작한다. 제작된 베이스밴드 칩의 검증을 위하여 간단한 MAC 프로토콜이 구현된 저전력 프로세서를 이용하여 센서 노드를 구성하고, 다중 센서 노드환경에서 성공적으로 동작함을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.75-84
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• 2004

본 논문에서는 Motion JPEG2000 등의 이산 웨이블릿 기반의 고속 영상처리를 위해서 리프팅 방식의 효율적인 H/W 구조를 제안하였다. 리프팅 내부연산의 반복성을 이용하여 알고리즘 레벨에서 구조적인 사상을 적용하고 데이터 스케줄링을 이용하여 최적화되고 간략화된 리프팅 기반의 필터링 셀의 구조를 제안한다. 이를 바탕으로 (9,7) 및 (5,3) 필터를 모두 수용할 수 있는 리프팅 커널의 구조를 구현하였다. 제안된 리프팅 커널은 일정 대기지연 시간 후에 연속적으로 데이터를 출력할 수 있는 간략화된 구조를 갖고 있다. 시간적인 순서로 입력되는 데이터에 대해서 일정한 출력을 발생할 수 있기 때문에 단순히 H/W를 추가하면 병렬적인 동작을 통해서 높은 출력율을 간단히 얻을 수 있다. 본 논문에서 제안된 리프팅 커널은 ASIC 및 FPGA 환경으로 모두 구현하였는데, ASIC으로는 삼성전자의 0.35㎛ CMOS 라이브러리를 이용하여 구현하였고 FPGA은 Altera사의 APEX을 타겟으로 하였다. ASIC의 경우 리프팅 연산을 위해 41,592개의 게이트 수와 라인 버퍼링을 위한 128Kbit의 메모리를 사용하였으며, FPGA의 경우 6,520개의 LE(Logic Element)와 128개의 ESB(Embedded System Block)을 사용하였다. 각각의 경우에 대해서 125MHz와 52MHz의 속도에서 안정적으로 동작할 수 있었다.

• 대한교통학회지
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• 제23권1호
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• pp.33-44
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• 2005

철도건널목사고는 일반 도로사고보다는 상대적으로 사고의 발생도는 적으나, 사고의 심각도면에서는 대형사고로 연결될 수 있다는 점에서 철도건널목에서의 안전성 확보는 결코 소홀히 다루어질 수 없다. 본 연구에서는 건널목 사고모델을 통해 건널목 사고에 영향을 미치는 요인들은 분석하고 이를 정량화하여 교차로 안전성 향상에 기여하고자 한다. 본 연구에서는 건널목사고 분석에 있어서 사고데이터 특성을 고려하여 비선형 회귀분석 중 적정 모델식을 적용하였다. 철도건널목 관련 변수들을 이용하여 분석한 결과, 분산값이 0에 가까운 값을 나타내어 포아송 회귀분석이 적합한 것으로 나타났다. 또한 본 연구에서는 주 모델과 후보모델 통해 건널목 사고에 영향을 미치는 7개의 주요설명변수들을 규명했는데 그 변수들은 차량 교통량과 철도교통량, 상업지역, 제어거리, 경보시간차, 건널목유형, 과속방지턱으로 분석되었다.

• 한국산업융합학회 논문집
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• 제24권5호
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• pp.589-596
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• 2021

In this study, the optimum gating system was designed, and the two zinc alloy worm gears were manufactured in single process by applying a symmetrical gating system with 2 runners. The SRG ratio is set to 1 : 0.9 : 0.6, and the cross-sectional shapes such as sprue, runner and gate are designed. In order to determine whether the design of the gating system is appropriate, casting analysis was carried out. It takes 4.380 s to charge the casting 100%, 0.55 to 0.6 m/s at the gates and solidification begins after the casting is fully charged. The amount of air entrapment is 2% in the left gear and 6% in the right gear. Hot spots occurred in the center hole of the gear, and pores were found to occur around the upper part of the hole. Therefore, the design of the casting method is suitable for worm gears. CT analysis showed that all parts of worm gear were distributed with fine pores and some coarse pores were distributed around the central hole of worm gear. The yield strength and tensile strength were 220 MPa, 285 MPa, and the elongation rate was 8%. Vickers hardness is 82 HV.

• 한국정보기술학회 영문논문지
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• 제10권1호
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• pp.71-83
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• 2020

In this paper, we propose a system that can detect the shape of a hand at high speed using an FPGA. The hand-shape detection system is designed using Verilog HDL, a hardware language that can process in parallel instead of sequentially running C++ because real-time processing is important. There are several methods for hand gesture recognition, but the image processing method is used. Since the human eye is sensitive to brightness, the YCbCr color model was selected among various color expression methods to obtain a result that is less affected by lighting. For the CbCr elements, only the components corresponding to the skin color are filtered out from the input image by utilizing the restriction conditions. In order to increase the speed of object recognition, a median filter that removes noise present in the input image is used, and this filter is designed to allow comparison of values and extraction of intermediate values at the same time to reduce the amount of computation. For parallel processing, it is designed to locate the centerline of the hand during scanning and sorting the stored data. The line with the highest count is selected as the center line of the hand, and the size of the hand is determined based on the count, and the hand and arm parts are separated. The designed hardware circuit satisfied the target operating frequency and the number of gates.

• 건축역사연구
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• 제31권4호
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• pp.17-28
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• 2022

This study aims to investigate and reveal the spatial structure of Boryeonghyeon by examining the geographical status of its Eupchi (Local administrative center:邑治) through an analysis of the location, tracing locations of governemnt offices including Dongheon(東軒) and Kaeksa(客舍) in the walled town, and checking the lot numbers of Sajikdan(社稷壇), Yeodan(厲壇), and Cheongyeonyeok(靑淵驛) outside it. Buildings of Boryeonghyeon in the walled town in the Joseon Dynasty were almost lost and now, part of the city wall and Haesanru(海山樓) just remains as relic. The walled town consisted of several buildings of government offices as well as Dongheon and Kaeksa which are government organs. Altar and shrine(壇廟) facilities including Shrine of Confucius(文廟), Altar of Land and Grain, and Preceptor's Shrine were placed outside the walled town and Cheongyeonyeok were operated as the facilities for transmission of royal orders. Therefore, the government office facilities in the walled town, altar and shrine facilities outside the fortress, and the location of the post station were required to trace and check each of them. For the checking method, the lot numbers could be checked by checking the original cadastral maps and the then land categories and owners, analyzing the records and circumstances of the relevant township annals(邑誌), and examining analyses on the locations by using a numerical map of one to 5 thousands. The study estimated the locations of government facilities including Dongheon and Kaesa placed in the walled town and was grasped to be the east and west gates with the south gate which remains now in the fortress. And the lot numbers of Sajikdan, Yeodan, Cheongyeonyeok.

• 한국정보전자통신기술학회논문지
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• 제16권4호
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• pp.180-186
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• 2023

본 논문은 4세대 VNAND 공정으로 만들어진 고전압 SiO2 절연층 nMOSFET의 n⁺ 및 p⁺ poly-Si 게이트에서의 positive bias temperature instability(PBTI) 열화에 대해 비교하고 각각의 메커니즘에 대해 분석한다. 게이트 전극 물질의 차이로 인한 절연층의 전계 차이 때문에 n⁺/nMOSFET의 열화가 p⁺/nMOSFET의 열화보다 더 클 것이라는 예상과 다르게 오히려 p⁺/nMOSFET의 열화가 더 크게 측정되었다. 원인을 분석하기 위해 각각의 경우에 대해 interface state와 oxide charge를 각각 추출하였고, 캐리어 분리 기법으로 전하의 주입과 포획 메커니즘을 분석하였다. 그 결과, p⁺ poly-Si 게이트에 의한 정공 주입 및 포획이 p⁺/nMOSFET의 열화를 가속시킴을 확인하였다.