• 한국통신학회논문지
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• 제37권8B호
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• pp.668-676
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• 2012

본 논문은 MPI 집합 통신 함수가 처리 레벨 (transaction level) 에서 변환된다는 가정 하에 MPI 집합 통신 중 방송 (Broadcast), 확산 (Scatter), 취합 (Gather) 함수를 최적화한 알고리즘을 제안하였다. 또한 제안하는 알고리즘이 구동되는 MPI 전용 하드웨어 엔진을 설계하였으며, 이를 OCC-MPE (Optimized Collective Communication - Message Passing Engine) 라 명명하였다. OCC-MPE는 표준 송신 모드 (standard send mode)로 점대점 통신 (point-to-point communication) 을 하며, 집합 통신 중 가장 빈번하게 사용되는 방송, 취합, 확산을 제안하는 알고리즘에 의해 전송 순서를 결정한 후 통신하여 전체 통신 완료 시간을 단축시켰다. 제안한 알고리즘들의 성능을 측정하기 위하여 OCC-MPE를 SystemC 기반의 BFM(Bus Functional Model)을 제작하였다. SystemC 기반의 시뮬레이터를 통한 성능 평가 후에 VerilogHDL을 사용하여 제안하는 OCC-MPE를 포함한 MPSoC (Multi-Processor System on a Chip)를 설계하였다. TSMC 0.18 공정으로 합성한 결과 프로세싱 노드가 4개일 때 각 OCC-MPE가 차지하는 면적은 약 1978.95 이었다. 이는 전체 시스템에서 약 4.15%를 차지하므로 비교적 작은 면적을 차지함을 확인하였다. 본 논문에서 제안하는 OCC-MPE를 MPSoC에 내장하면, 비교적 작은 하드웨어 자원의 추가로 높은 성능향상을 얻을 수 있다.

• 전기전자학회논문지
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• 제19권4호
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• pp.596-602
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• 2015

본 논문에서는 HEVC와 VP9 겸용의 통합 역변환기를 설계하였다. 제안하는 아키텍처는 $4{\times}4$부터 $32{\times}32$ 크기의 HEVC IDCT, $4{\times}4$ 크기의 HEVC IDST, $4{\times}4$부터 $32{\times}32$ 크기의 VP9 IDCT, $4{\times}4$부터 $16{\times}16$ 크기의 VP9 IADST, $4{\times}4$ 크기의 IWHT까지 모든 모드의 계수 변환을 통합 역변환기에서 처리가 가능하다. HEVC와 VP9의 IDCT는 계수의 스케일만 다를 뿐 동일한 연산을 사용하며, HEVC의 $4{\times}4$ IDST와 VP9 $4{\times}4$ IADST 또한 계수의 스케일만 다를 뿐 동일한 연산을 사용한다. 더욱이 HEVC IDCT, VP9 IDCT, VP9 IADST 또한 상위 수준 IDCT의 서브셋이다. 제안하는 아키텍처는 연산이 같은 경우 곱셈기를 재사용하고 계수가 다를 경우에도 덧셈기 및 버터플라이 구조등을 최대한 공유함으로써 하드웨어의 크기를 크게 줄였다. 0.18 um 공정에서 합성했을 때 게이트 수가 456,442 게이트로 기존 아키텍처 대비 22.6% 감소하였다.

• 대한전자공학회논문지SD
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• 제37권5호
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• pp.55-65
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• 2000

본 논문에서는 CPF(Carry-Propagation-Free)의 특성을 갖는 RB(Redundant Binary)연산을 이용한 새로운 구조의 24비트 2의 보수 덧셈기를 설계하였다. TC2RB(Two's Complement to RB SUM converter)의 속도와 트랜지스터 개수를 줄이기 위해 MPPL(Modifed PPL) XOR/XNOR 게이트를 제안하고 고속 RB2TC(RB SUM to Two's Complement converter)를 사용한 두 가지 형태의 덧셈기를 제안하였다. 각 덧셈기의 특징을 살펴보면, TYPE 1 덧셈기는 VGS(Variable Group Select) 방식을 사용하여 덧셈기의 속도를 향상시켰으며 TYPE 2 덧셈기는 64비트 GCG(Group Change bit Generator)회로와 8비트 TYPE 1 덧셈기를 사용하여 속도를 향상시켰다. 64비트 TYPE 1 덧셈기의 경우 CLA와 CSA에 비해 각각 23.5%, 29.7%의 속도 향상을 TYPE 2 덧셈기의 경우 각각 41.2%, 45.9%의 속도 향상을 기대할 수 있다. 레이아웃된 24비트 TYPE 1과 TYPE 2 덧셈기의 전달지연 시간은 각각 1.4ns와 1.2ns로 나왔다. 제안한 덧셈기는 매우 규칙적인 구조를 가지고 있기 때문에 빠른 시간에 회로 설계 및 레이아웃이 가능하며 마이크로프로세서나 DSP 등과 같이 고속연산을 필요로 하는 경우에 적합하다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.444-447
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• 2011

본 논문에서는 H.264/AVC 복호기의 병렬 역변환 구조와 공통연산기 구조를 갖는 역양자화 구조를 제안한다. 제안하는 역양자화 구조는 하나의 공통 연산기를 사용함으로써 하드웨어 면적 및 계산 복잡도가 감소한다. 역변환 구조는 1개의 수평 DCT 연산기와 4개의 수직 DCT 연산기를 갖는 병렬구조를 적용하여 역변환 과정을 수행하는데 4 사이클이 소요된다. 또한 역변환 및 역양자화 구조에 2단 파이프라인 구조를 적용하여 1개의 $4{\times}4$ 블록을 처리하는데 5 사이클이 소요되어 수행 사이클 수를 감소시킨다. 제안하는 역변환 및 역양자화 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하여 ASIC 칩으로 설계한 결과 13MHz의 동작 주파수에서 게이트 수는 14.3K이고 제안한 역양자화 구조의 면적은 기존 구조 대비 39.6% 감소되었고, 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 49.09% 향상되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.431-435
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• 2011

본 논문에서는 H.264/AVC CAVLC 부호기의 성능 향상을 위해 변환계수의 재정렬 과정이 필요 없는 탐색기법을 제안한다. 기존의 CAVLC 부호기는 변환계수의 재정렬 과정이 포함되어 변환계수를 저장해야 할 버퍼와 버퍼제어를 위한 추가적인 사이클이 필요하므로 하드웨어 면적이 증가하고 불필요한 사이클이 수행된다. 제안한 탐색기법은 CAVLC의 파라미터 중에 Level을 역방향 탐색기법으로 계산하고 그 외 파라미터들은 순방향 탐색기법으로 계산하여 변환계수의 재정렬 과정을 수행하지 않는다. 또한, 제안한 CAVLC 부호기에 조기 종료 모드를 적용하고 3단 파이프라인 구조를 사용하여 CAVLC의 수행 사이클 수를 감소시켰다. 제안한 CAVLC의 하드웨어 구조를 매그나칩 공정 $0.18{\mu}m$ 셀라이브러리로 합성한 결과, 최대동작 주파수는 125MHz이며 게이트 수는 15.6k이다. 제안한 CAVLC의 하드웨어 구조를 H.264/AVC 표준 참조 소프트웨어 JM13.2에서 추출한 데이터를 이용하여 테스트한 결과, $16{\times}16$ 매크로블록을 처리하는데 평균적으로 66.6사이클이 소요되어 기존의 CAVLC 부호기보다 성능이 13.8% 향상됨을 확인하였다.

• 정보처리학회논문지D
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• 제11D권6호
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• pp.1247-1258
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• 2004

개인의 이동성을 중심으로 하는 LBS(Location-Based Services, 위치기반 서비스)는 이동통신 단말기의 진화 및 제반 인프라의 급속한 발전으로 인해 다양한 서비스의 요구가 증대되고 있다. 이러한 LBS를 가능하게 하는 기술은 크게 위치 측위 기술, 플랫폼 기술, 컨텐츠 처리 기술 및 이동체 DBMS 기술 등으로 구분된다. 이 중 플랫폼 기술은 위치제공 게이트웨이 서버와 연동하여, 과금, 인증. 위치 정보 보호, 위치 트리거, 지능형 위치획득 등의 일반적인 기능을 제공하는 역할을 수행한다. 국내 표준 단체에서는 위치 정보의 요청 및 제공을 위한 표준 인터페이스를 제공하고 있으며, 지리 정보의 대표적인 컨소시움인 OGC(Open GIS Consortium)의 OpenLS(Open Location Service)에서는 핵심 LBS를 제공하기 위한 표준 인터페이스를 정의하고 있다. 이 논문에서는 다양한 LBS를 제공하기 위하여 위치제공 게이트웨이 서버 및 컨텐츠 서버와 연동하는 서비스 플랫폼을 구현하였으며, 일반적인 플랫폼의 기능 이외에 다음과 같은 특징을 갖는다. 첫째, 서로 다른 위치제공 게이트웨이 서버에 대하여 동일한 인터페이스를 이용하여 위치 정보를 요청, 제공 할 수 있다. 둘째, OpenLS에서 제공하고 있는 4가지 핵심 컨텐츠 서버와 표준화된 방법으로 연동할 수 있다. 셋째, 기존의 무선 단말의 위치뿐만 아니라 유선 전화의 위치 또한 표준 인터페이스를 이용하여 제공할 수 있다. 넷째, 현재 위치에 대한 정보뿐만 아니라, 이동체 서버와 연동하므로 과거 이동 궤적에 대한 정보를 제공할 수 있다. 이 논문은 표준화된 방법을 이용하여 플랫폼의 구현 방법을 제시함으로써, LBS 시스템의 구축 및 활용에 크게 기여하였다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.64-71
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• 2020

전력 반도체 소자의 게이트 구동 칩의 아날로그 회로를 트리밍하기 위해서는 eFuse OTP IP가 필요하다. 기존의 NMOS 다이오드 형태의 eFuse OTP 셀은 셀 사이즈가 작은 반면 DNW(Deep N-Well) 마스크가 한 장 더 필요로 하는 단점이 있다. 본 논문에서는 CMOS 공정에서 추가 공정이 필요 없으면서 셀 사이즈가 작은 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 기생적으로 만들어지는 pn 접합 다이오드를 이용하였다. 그리고 PMOS-다이오드 형태의 eFuse 셀 어레이를 구동하기 위한 코어 구동회로를 제안하였으며, SPICE 모의실험 결과 제안된 코어 회로를 사용하여 61㏀의 post-program 저항을 센싱하였다. 한편 0.13㎛ BCD 공정을 이용하여 설계된 PMOS-다이오드 형태의 eFuse OTP 셀과 512b eFuse OTP IP의 레이아웃 사이즈는 각각 3.475㎛ × 4.21㎛ (=14.62975㎛2)과 119.315㎛ × 341.95㎛ (=0.0408㎟)이며, 웨이퍼 레벨에서 테스트한 결과 정상적으로 프로그램 되는 것을 확인하였다.

• 대한의용생체공학회:의공학회지
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• 제24권4호
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• pp.363-367
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• 2003

인공무릎관절의 수명에 직접적인 영향을 주는 인자는 접촉면에 대한 접촉면적과 압력분포이다 따라서. 이에 대한 실험적인 평가가 필요하였고 knee simulator 혹은 K-scan sensor를 포함한 시스템과 같은 많은 연구가 진행되어 왔다. 그러나 지금까지 보행주기에 따른 연속적인 인공관절 운동에 대한 접촉면의 압력분포를 실시간으로 분석한 연구는 미흡하다 따라서 본 연구의 목적은 보행주기를 모사하는 simulator와 I-scan을 이용하여 연속적인 동작에 따른 접촉면의 압력분포를 분석함에 있다. 본 연구의 목적을 이루기 위해서 생체내 인공관절 환경을 정확히 표현할 수 있는 knee simulator를 제작하였다. 네 방향의 자유도를 갖고 있는 본 simulator는 soft tissue의 기능을 포함하고 있고 PC Program을 통하여 압축하중과 femoral component의 굴곡각을 조절할 수 있다. 본 시스템의 I-scan sensor는 보행주기에 따른 압력분포를 분석할 수 있다. 보행주기에 대한 압력분포는 압축하중곡선에 따라 주요하게 변화함을 알 수 있고 운동성에 영향을 쿠는 압력중심의 위치도 변한다는 것을 알 수 있다. 따라서 본 연구에서 제작한 knee simulator는 보행주기 같은 특정의 운동정보를 이용하여 접촉면의 압력분포 및 운동성 같은 기계적 성능을 평가할 수 있고 형상 설계를 위한 기초 자료를 제공할 수 있다.

• 한국전통조경학회지
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• 제28권2호
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• pp.86-97
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• 2010

조선왕릉은 궁궐, 종묘와 함께 매우 소중한 문화유산으로, 복합적인 접근이 필요한 경관고고학 지구로 현재 유네스코 세계문화유산으로 등재되었다. 본 연구는 김포 장릉의 복원계획 수립을 목적으로 하며 결과는 다음과 같다. 첫째, 김포 장릉의 능역일원에는 왕릉으로서 뿐만 아니라 군사시설, 공공묘지, 산업단지, 생활시설 등 많은 이질적인 토지이용이 있는 바, 그 시설들은 제거되어야 하며, 본래 능역의 진정성을 고려한 참배, 관람동선을 계획하였다. 둘째, 역사경관림은 소나무, 전나무, 잣나무, 진달래와 같은 전통 수종들로 계획하였으며, 진입공간과 제향공간에는 상층목과 하층목을, 능침공간은 송림을 도입하고 사초지를 유지하도록 하였다. 셋째, 재실, 수라간, 수복방, 어정과 같은 전통 건조물과 상설물들은 복원하도록 제안하였으며, 관람객의 편의를 위한 편의 휴식시설을 계획하였다.

• 한국정보통신학회논문지
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• 제12권7호
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• pp.1227-1234
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• 2008

본 논문에서는 자동차 전장용 Power IC, 디스플레이 구동 칩, CMOS 이미지 센서 등의 응용분야에서 필요로 하는 동기식 256-bit OTP(one-time programmable) 메모리를 설계하였다. 동기식 256-bit OTP 메모리의 셀은 고전압 차단 트랜지스터 없이 안티퓨즈인 NMOS 커패시터와 액세스 트랜지스터로 구성되어 있다. 기존의 3종류의 전원 전압을 사용하는 대신 로직 전원 전압인 VDD(=1.5V)와 외부 프로그램 전압인 VPPE(=5.5V)를 사용하므로 부가적인 차단 트랜지스터의 게이트 바이어스 전압 회로를 제거하였다. 그리고 프로그램시 전류 제한 없이 전압 구동을 하는 경우 안티퓨즈의 ON 저항 값과 공정 변동에 따라 프로그램 할 셀의 부하 전류가 증가한다. 그러므로 프로그램 전압은 VPP 전원 선에서의 저항성 전압 감소로 인해 상대적으로 증가하는 문제가 있다. 그래서 본 논문에서는 전압 구동 대신 전류 구동방식을 사용하여 OTP 셀을 프로그램 할 때 일정한 부하전류가 흐르게 한다. 그래서 웨이퍼 측정 결과 VPPE 전압은 5.9V에서 5.5V로 0.4V 정도 낮출 수 있도록 하였다. 또한 기존의 전류 감지 증폭기 대신 Clocked 인버터를 사용한 감지 증폭기를 사용하여 회로를 단순화시켰다. 동기식 256-bit OTP IP는 매그나칩 반도체 $0.13{\mu}m$ 공정을 이용하여 설계하였으며, 레이아웃 면적은 $298.4{\times}3.14{\mu}m2$이다.