• 한국농공학회논문집
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• 제46권1호
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• pp.27-34
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• 2004

A model test is carried out to investigate flow-induced vibration of a Tainter gate in estuary sulices. The gate model scaled with the ratio of 1：25 is made of acryl panel dimensioned 0.66m in width, 0.5m in height in the concrete test flume. Firstly, natural frequencies of the model gate are measured and the results are compared with the numerical results in order to verify the model. The amplitudes of the vibration are measured under the different gate opening and water level conditions in flow from the gate outside to the gate inside. Also 5 revised gate models with bottom width increased 0.5 cm each are tested under the different gate opening and water level. The results are analyzed to study the characteristics of the gate vibration. These test results are assessed in comparison with formerly test results, as a result, presents a design method of Tainter gate to reduce the gate vibration and a basic data for the guide manuals of gate management.

• 한국정보통신학회논문지
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• 제18권6호
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• pp.1422-1428
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 하단 게이트전압에 대한 문턱전압이동 현상에 대하여 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있으므로 하단게이트전압의 변화가 문턱전압에 영향을 미칠 것이다. 그러므로 단채널효과로 알려져 있는 문턱전압 이동현상이 하단게이트전압에 의하여 감소할 수 있는지를 관찰하고자 한다. 이를 위하여 문턱전압이하영역에서의 차단전류모델을 제시하였으며 차단전류가 채널폭 당 $10^{-7}A/{\mu}m$일 경우의 상단게이트 전압을 문턱전압으로 정의하여 채널길이 및 채널두께의 변화에 따라 하단게이트 전압의 변화에 대한 문턱전압의 이동현상을 관찰하였다. 결과적으로 하단게이트전압은 문턱전압이동현상에 커다란 영향을 미치는 것을 알 수 있었으며, 특히 단채널효과가 심각하게 발생하고 있는 채널길이 및 채널두께 영역에서는 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.741-744
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 하단 게이트전압에 대한 문턱전압이동 현상에 대하여 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있으므로 하단게이트전압의 변화가 문턱전압에 영향을 미칠 것이다. 그러므로 단채널효과로 알려져 있는 문턱전압이동현상이 하단게이트전압에 의하여 감소할 수 있는지를 관찰하고자 한다. 이를 위하여 문턱전압 이하영역에서의 차단전류모델을 제시하였으며 차단전류가 채널폭 당 $10^{-7}A/{\mu}m$일 경우의 상단게이트 전압을 문턱전압으로 정의하여 채널길이 및 채널두께의 변화에 따라 하단게이트 전압의 변화에 대한 문턱전압의 이동현상을 관찰하였다. 결과적으로 하단게이트전압은 문턱전압이동현상에 커다란 영향을 미치는 것을 알 수 있었으며, 특히 단채널효과가 심각하게 발생하고 있는 채널길이 및 채널두께 영역에서는 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• 대한토목학회논문집
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• 제32권6A호
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• pp.337-345
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• 2012

본 연구에서는 4대강 사업으로 건설중인 트러스형 리프트의 진동특성을 검토하기 위하여 모형실험이 수행된다. 경간 40 m, 높이 9 m의 트러스형 리프트게이트를 축척 1/25로 모형이론에 따라 아크릴과 납으로 모형을 제작하고, 폭 1.6 m, 길이 25 m, 높이 0.8 m의 수로에서 실험된다. 먼저 모형의 고유진동수가 측정되고 모형을 검증하기 위하여 유한요소 해석결과와 비교된다. 검증된 모형에서 상하류 수위와 문비 개방고에 따른 진동가속도 진폭이 측정된다. 또한 문비의 진동을 줄 일수 있는 하부형상을 검토하기 위하여 문비 최하부의 각도가 $20^{\circ}$, $35^{\circ}$, $50^{\circ}$인 모형을 제작하고 실험결과를 서로 비교한다. 실험 결과는 수문 조작 시 유지관리지침의 기본 자료를 제공하고, 수문의 진동특성과 진동을 줄일 수 있는 수문의 하부형상을 검토한다.

• 한국농공학회논문집
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• 제46권2호
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• pp.41-47
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• 2004

A model test is carried out to investigate flow-induced vibration of a Tainter gate in estuary sulices. The gate model scaled with the ratio of 1:25 is made of acryl panel dimensioned 0.66 m in width, 0.5 m in height in the concrete test flume. Firstly, natural frequencies of the model gate are measured and the results are compared with the numerical results in order to verify the model. In the flow from the gate inside to the gate outside, the amplitudes of the vibration are measured under the different gate opening and downstream water level conditions. Also revised gate models with 20 mm bottom width are tested under the different gate openings and water levels. The results are analyzed to study the characteristics of the Tainter gate vibration in the sea ward flow. These test results are assessed in comparison with the results in the lake ward flow, as a result, presents the dynamic characteristics of the Tainter gate and a basic data for the guide manuals of gate management.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권2호
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• pp.260-264
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• 2017

Process variation effect on arch-structured gate stacked array (GSTAR) 3-D NAND flash is investigated. In case of arch-structured GSTAR, a shape of the arch channel is depending on an alignment of photo-lithography. Channel width fluctuates according to the channel hole alignment. When a shape of channel exceeds semicircle, channel width becomes longer, increasing drain current. However, electric field concentration on tunnel oxide decreases because less electric flux converges into a larger surface of tunnel oxide. Therefore, program efficiency is dependent on the process variation. Meanwhile, a radius of channel holes near the bottom side become smaller due to an etch slope. It also affects program efficiency as well as channel width. Larger hole radius has an advantage of higher drain current, but causes degradation of program speed.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2007년도 7th International Meeting on Information Display 제7권1호
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• pp.145-148
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• 2007

The authors report on the fabrication of thin film transistors (TFTs) that use amorphous indium-gallium-zinc oxide (a-IGZO) channel and have the channel length (L) and width (W) patterned by dry etching. To prevent the plasma damage of active channel, a 100-nm-thckness $SiO_{x}$ by PECVD was adopted as an etch-stopper structure. IGZO TFT (W/L=10/50${\mu}m$) fabricated on glass exhibited the high performance mobility of $35.8\;cm^2/Vs$, a subthreshold gate voltage swing of $0.59V/dec$, and $I_{on/off}$ of $4.9{\times}10^6$. In addition, 4.1” transparent QCIF active-matrix organic light-emitting diode display were successfully fabricated, which was driven by a-IGZO TFTs.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권4호
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• pp.462-470
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• 2015

In this study, we analyze the impacts of the trapezoidal fin shape of a double-gate FinFET on the electrical characteristics of circuits. The trapezoidal nature of a fin body is generated by varying the angle of the sidewall of the FinFET. A technology computer-aided-design (TCAD) simulation shows that the on-state current increases, and the capacitance becomes larger, as the bottom fin width increases. Several circuit performance metrics for both digital and analog circuits, such as the fan-out 4 (FO4) delay, ring oscillator (RO) frequency, and cut-off frequency, are evaluated with mixed-mode simulations using the 3D TCAD tool. The trapezoidal nature of the FinFET results in different effects on the driving current and gate capacitance. As a result, the propagation delay of an inverter decreases as the angle increases because of the higher on-current, and the FO4 speed and RO frequency increase as the angle increases but decrease for wider angles because of the higher impact on the capacitance rather than the driving strength. Finally, the simulation reveals that the trapezoidal angle range from $10^{\circ}$ to $20^{\circ}$ is a good tradeoff between larger on-current and higher capacitance for an optimum trapezoidal FinFET shape.

• 한국정보통신학회논문지
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• 제19권4호
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• pp.903-908
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• 2015

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 채널 내 도핑분포함수의 변화에 따른 문턱전압이동 현상에 대하여 분석하였다. 반도체소자를 도핑시킬 때는 주로 이온주입법을 사용하며 이때 분포함수는 가우스분포를 나타내고 있다. 가우스분포함수는 이온주입범위 및 분포편차에 따라 형태를 달리하며 이에 따라 전송특성도 변화하게 된다. 그러므로 비대칭 DGMOSFET의 채널 내 도핑분포함수의 변화는 문턱전압에 영향을 미칠 것이다. 문턱전압은 트랜지스터가 동작하는 최소한의 게이트전압이므로 단위폭 당 드레인 전류가 $0.1{\mu}A$ 흐를 때 상단 게이트전압으로 정의하였다. 문턱전압을 구하기 위하여 해석학적 전위분포를 포아송방정식으로부터 급수형태로 유도하였다. 결과적으로 도핑농도가 증가하면 도핑분포함수에 따라 문턱전압은 크게 변하였으며 특히, 고 도핑 영역에서 하단 게이트전압에 따라 이온주입범위 및 분포편차에 의한 문턱전압의 변화가 크게 나타나는 것을 알 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.116-116
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• 2011

오늘날 표시장치는 경량, 고밀도, 고해상도 대면적화의 요구에 의해 TFT-LCD의 발전이 이루어졌다. TFT에는 반도체 재료로서, Poly-Si을 사용하는 Poly-Si TFT와 a-Si:H를 이용하는 a-Si;H TFT가 있는데 a-Si는 $350^{\circ}C$ 이하의 저온으로 제작이 가능하여 많이 사용되고 있다. 이러한 방향에 맞추어 bottom gate 구조의 a-Si TFT 실험을 진행하였다. P-type silicon substrate ($0.01{\sim}0.02{\Omega}-cm$)에 gate insulator 층인 SiNx (SiH4 : NH3 = 6:60)를 200nm 증착하였다. 그리고 그 위에 active layer 층인 a-Si (SiH4 : H2 : He =2.6 : 10 : 100)을 다른 RF power를 적용하여 100 nm 증착하였다. 그 위에 Source와 Drain 층은 Al 120 nm를 evaporator로 증착하였다. active layer, gate insulator 층은 ICP-CVD 장비를 이용하여 증착하였으며, 공정온도는 $300^{\circ}C$ 로 고정하였다. active layer층 증착시 RF power는 100W, 300W, 500W, 600W로 가변하였고, width/length는 100 um/8um로 고정하였다. 증착한 a-Si layer층을 Raman spectroscope, SEM 측정 하였으며, TFT 제작 후, VG-ID, VD-ID 측정을 통해 전기적 특성인 Threshold voltage, Subthreshold swing, Field effect mobility, ON/OFF current ratio를 비교해 보았다.