• Journal of Semiconductor Engineering
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• 제2권3호
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• pp.136-141
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• 2021

This paper analyzes the tree expansion for multiple-input multiple-output (MIMO) detection in the viewpoint of hardware implementation. The tree expansion is to calculate path metrics of child nodes performed in every visit to a node while traversing the detection tree. Accordingly, the tree-expansion unit (TEU), which is responsible for such a task, has been an essential component in a MIMO detector. Despite the paramount importance, the analyses on the TEUs in the literature are not thorough enough. Accordingly, we further investigate the hardware complexity of the TEUs to suggest a guideline for selection. In this paper, we focus on a pair of major ways to implement the TEU: 1) a full parallel realization; 2) a transformation of the formulae followed by common subexpression elimination (CSE). For a logical comparison, the numbers of multipliers and adders are first enumerated. To evaluate them in a more practical manner, the TEUs are implemented in a 65-nm CMOS process, and their propagation delays, gate counts, and power consumptions were measured explicitly. Considering the target specification of a MIMO system and the implementation results comprehensively, one can choose which architecture to adopt in realizing a detector.

• 전자공학회논문지SC
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• 제46권2호
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• pp.72-77
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• 2009

본 논문은 별도 기준 클록 없이 고속 시리얼 데이터 통신을 위한 3.2Gb/s 클록 데이터 복원(CDR) 회로를 설명한다. CDR회로는 전체적으로 5부분으로 구성되며, 위상검출기(PD)와 주파수 검출기(FD), 다중 위상 전압 제어 발진기(VCO), 전하펌프(CP), 외부 루프필터(LF)로 구성되어 있다. CDR회로는 half-rate bang-bang 타입의 위상 검출기와 입력 pull-in 범위를 늘릴 수 있도록 half-rate 주파수 검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류 바이어스단을 적용하였다 각 지연단은 풀 스윙과 듀티의 부정합을 보상할 수 있는 출력 버퍼를 갖고 있다. 구현한 CDR회로는 별도의 기준 클록 없이 넓은 pull-in 범위를 확보할 수 있으며 기준 클록 생성을 위한 부가적인 Phase-Locked Loop를 필요치 않기 때문에 칩의 면적과 전력소비를 효과적으로 줄일 수 있다. 본 CDR 회로는 0.18um 1P6M CMOS 공정을 이용하여 제작하였고 루프 필터를 제외한 전체 칩 면적은 $1{\times}1mm^2$이다. 3.2Gb/s 입력 데이터 율에서 모의실험을 통한 복원된 클록의 pk-pk 지터는 26ps이며 1.8V 전원전압에서 전체 전력소모는 63mW로 나타났다. 동일한 입력 데이터 율에서 테스트를 통한 pk-pk 지터 결과는 55ps였으며 신뢰할 수 있는 입력 데이터율 범위는 약 2.4Gb/s에서 3.4Gb/s로 나타났다.

• 센서학회지
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• 제7권1호
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• pp.31-38
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• 1998

ISFET을 측정할 때 다채널 센서를 이용하면 신뢰도를 향상시킬 수 있고 노이즈를 제거할 수 있다. 향후 하나의 소자를 이용하여 여러 가지 이온을 측정할 수 있는 센서를 제조하기 위해서도 다채널 센서는 반드시 필요한 과정이다. 그러나 다채널 센서를 개발시 각 센서에 개별적으로 바이어스를 인가한다면 센서의 개수만큼 바이어스 회로가 필요하다. 본 논문에서는 영전위회로에 스위칭방식을 도입하여 4개의 pH-ISFET을 바이어스 하는 방식을 제안하였다. 제안된 회로는 4개의 센서에 대해 단지 하나의 바이어스 회로가 필요하므로 개별적인 바이어스 인가방식에 비해 전력을 적게 소모하며 적은 면적에 구현할 수 있다. 제안된 회로는 이산소자를 이용하여 성능을 검증하였다. 또한 최근 센서시스템이 휴대화 되어지는 경향에 따라 검증된 바이어스 회로를 CMOS를 이용하여 집적화 하였다. 설계된 바이어스 회로의 마스크 면적은 $660{\mu}m{\times}500{\mu}m$이다. ISFET은 반도체 집적회로 공정에 의해 제조되므로 향후 CMOS를 이용한 신호처리 회로와 함께 하나의 칩에 집적화 하여 다기능, 다채널, 그리고 지능형의 스마트센서 시스템으로 개발되어져야 바람직할 것이다.

• 한국산업정보학회논문지
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• 제21권1호
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• pp.61-70
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• 2016

본 논문은 자동 시험 장비(ATE : automatic test equipment)를 위한 새로운 파라메터 측정기(PMU : parametric measurement unit) 설계 기술을 설명한다. 기존의 설계는 피 시험 소자(DUT : device under test)에 신호를 인가하기 위해 두 개 혹은 그 이상의 증폭기를 사용하지만, 본 연구에서는 오직 하나의 차동 차이 증폭기(DDA : differential difference amplifier)를 사용한다. 제안된 기술은 귀환 경로에 추가적인 증폭기가 필요하지 않기 때문에, PMU는 안정적인 동작을 보장한다. 또한 DUT의 응답 신호를 측정하기 위한 기존의 계측 증폭기(IA : instrument amplifier)가 3개의 증폭기와 다수의 저항을 사용하는 것에 반해, 제안된 기술은 오직하나의 DDA를 IA로 적용했다. DDA는 전 범위의 차동 신호를 다루기 위해 두 개의 rail-to-rail 차동 입력 단을 적용하였다. 100 dB의 개 루프 이득을 얻기 위해 folded-cascode 형태의 DDA 안에 추가적인 이득 증가 기술이 사용되었다. 제안된 PMU 설계는 더 작은 면적과 더 적은 전력 소모를 가지고 정확하고 안정적인 동작을 가능하게 한다. PMU는 0.18 um CMOS 공정으로 구현되었고 공급 전압은 1.8 V이다. 입력 범위는 전압인가 시 0.25~1.55 V이고, 전류인가 시 0.9~0.935 V이다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.195-202
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• 2004

본 연구에서 매우 정밀한 샘플링을 필요로 하는 고해상도 비디오 응용면을 위하여 병렬 파이프라인 아날로그 디지털 변환기(ADC)를 설계하였다. 본 ADC의 구조는 4 채널의 10-비트 파이프라인 ADC를 병력 time-interleave로 구성한 구조로서 이 구조에서 채널 당 샘플링 속도의 4배인 200MS/s의 샘플링 속도를 얻을 수 있었다. 변환기에서 핵심이 되는 구성요소는 Sample and Hold 증폭기(SHA), 비교기와 연산증폭기이며 먼저 SHA를 전단에 설치하여 시스템 타이밍 요구를 완화시키고 고속변환과 고속 입력신호의 처리론 가능하게 하였다. ADC 내부 단들의 1-비트 DAC, 비교기 및 2-이득 증폭기는 한 개의 switched 캐패시터 회로로 통합하여 고속동작은 물론 저 전력소비가 가능한 특성을 갖도록 하였다. 본 연구의 연산증폭기는 2단 차동구조에 부저항소자를 사용하여 높은 DC 이득을 갖도록 보강하였다. 본 설계에서 각 단에 D-플립플롭(D-FF)을 사용한 지연회로를 구성하여 변환시 각 비트신호를 정렬시켜 타이밍 오차를 최소화하였다. 된 변환기는 3.3V 공급전압에서 280㎽의 전력소비를 갖고 DNL과 INL은 각각 +0.7/-0.6LSB, +0.9/-0.3LSB이다.

• 한국정보통신학회논문지
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• 제15권5호
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• pp.1125-1134
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• 2011

본 논문에서는 DTV 응용을 위한 광대역 주파수 합성기 회로를 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였다. 설계한 주파수 합성기는 DTV의 모든 주파수 대역을(48MHz~1675MHz) 만족한다. 하나의 VCO만을 사용하여 광대역을 만족시킬 수 있는 구조를 제안하였으며, 고주파 대역과 저주파 대역에서의 VCO 이득의 차이와 주파수 간격의 변화를 줄여 안정적인 광대역 특성을 구현하였다. 모의실험 결과, VCO의 발진주파수 범위는 1.85GHz~4.22GHz이며, 4.2GHz에서 위상잡음은 100kHz offset에서 -89.7dBc/Hz이다. VCO 이득은 62.4~95.8MHz/V(${\pm}21.0%$)이고 주파수 간격은 22.9~47.9MHz(${\pm}35.3%$)이다. 설계된 주파수합성기의 고착시간은 약 $0.15{\mu}s$이다. 제작된 칩을 측정한 결과 VCO는 2.05~3.4GHz의 대역에서 발진하는 것을 확인하였다. 설계된 주파수 보다 shift down 되었지만 마진을 두어서 설계를 하였기 때문에 DTV 튜너로 사용할 수 있는 주파수 대역은 만족한다. 설계된 회로는 1.8V 전원 전압에서 23~27mA의 전류를 소모한다. 칩 면적은 PAD를 포함하여 $2.0mm{\times}1.5mm$이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.93-96
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• 2008

부호화율과 구속장을 선택적으로 지정할 수 있는 다중 표준용 파라미터화된 비터비 복호기의 효율적인 설계에 대해 기술한다. 설계된 비터비 복호기는 부호화율 1/2과 1/3, 구속장 7과 9를 지원하여 4가지 모드로 동작하도록 파라미터화된 구조로 설계되었으며, 각 동작모드에서 공통으로 사용되는 블록들의 공유가 극대화되는 회로구조를 적용하여 면적과 전력소모가 최소화되도록 하였다. 또한, one-point 역추적 알고리듬에 최적화된 ACCS (Accumulate-Subtract) 회로를 적용하여 완전 병렬구조에 비해 ACCS 회로의 면적을 약 35% 감소시켰다. 설계된 비터비 복호기 코어는 0.35-um CMOS 셀 라이브러리로 합성하여 79,818 게이트와 25,600비트의 메모리로 구현되었으며, 70 MHz 클록으로 동작하여 105 Mbps의 성능을 갖는다.

• 한국정밀공학회지
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• 제27권1호
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• pp.125-133
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• 2010

A versatile micro-robotic platform for micro/nano scale assembly has been demanded in a variety of application areas such as micro-biology and nanotechnology. In the near future, a flexible and compact platform could be effectively used in a scanning electron microscope chamber. We are developing a platform that consists of miniature mobile robots and a compact positioning stage with multi degree-of-freedom. This paper presents the design and the implementation of a low-cost and compact multi degree of freedom position sensor that is capable of measuring absolute translational and rotational displacement. The proposed sensor is implemented by using a CMOS type image sensor and a target with specific hole patterns. Experimental design based on statistics was applied to finding optimal design of the target. Efficient algorithms for image processing and absolute position decoding are discussed. Simple calibration to eliminate the influence of inaccuracy of the fabricated target on the measuring performance also presented. The developed sensor was characterized by using a laser interferometer. It can be concluded that the sensor system has submicron resolution and accuracy of ${\pm}4{\mu}m$ over full travel range. The proposed vision-based sensor is cost-effective and used as a compact feedback device for implementation of a micro robotic platform.

• Transactions on Electrical and Electronic Materials
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• 제17권5호
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• pp.280-288
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• 2016

Microelectronic product consumers may already be expecting another paradigm shift with smarter phones over smart phones, but the current status of microelectronic manufacturing engineering education (MMEE) in universities hardly makes up the pace for such a fast moving technology paradigm shift. The purpose of MMEE is to educate four-year university graduates to work in the microelectronics industry with up-to-date knowledge and self-motivation. In this paper, we present a comprehensive curriculum for a four-year university degree program in the area of microelectronics manufacturing. Three hands-on experienced-based courses are proposed, along with a methodology for undergraduate students to acquire hands-on experience, towards integrated circuits (ICs) design, fabrication and packaging, are presented in consideration of manufacturing engineering education. Semiconductor device and circuit design course for junior level is designed to cover how designed circuits progress to micro-fabrication by practicing full customization of the layout of digital circuits. Hands-on experienced-based semiconductor fabrication courses are composed to enhance students’ motivation to participate in self-motivated semiconductor fab activities by performing a series of collaborations. Finally, the Microelectronics Packaging course provides greater possibilities of mastered skillsets in the area of microelectronics manufacturing with the fabrication of printed circuit boards (PCBs) and board level assembly for microprocessor applications. The evaluation of the presented comprehensive curriculum was performed with a students’ survey. All the students responded with “Strongly Agree” or “Agree” for the manufacturing related courses. Through the development and application of the presented curriculum for the past six years, we are convinced that students’ confidence in obtaining their desired jobs or choosing higher degrees in the area of microelectronics manufacturing was increased. We confirmed that the hypothesis on the inclusion of handson experience-based courses for MMEE is beneficial to enhancing the motivation for learning.

• 한국멀티미디어학회논문지
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• 제13권7호
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• pp.943-949
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• 2010

본 논문은 하드웨어 곱셈 연산을 최적화하여 리프팅 기반의 9/7 웨이블릿 필터의 개선된 VLSI의 구조를 제안한다. 제안한 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기반의 웨이블릿 필터와 비교하여 화질의 열화 없이 보다 적은 로직과 전력소모를 갖는다. 본 논문은 Pattern search 기반의 Lefevre 알고리즘을 이용하여 하드웨어 구조를 개선한다. 제안한 구조는 범용의 곱셈기를 단순한 shift-add 연산으로 대체하여 하드웨어 구현을 단순하게 하고 계산 속도를 빠르게 한다. 제안한 구조와 기존의 구조를 Verilog HDL을 이용하여 구현하고 비교 실험하였다. 두 구조는 0.18um 디지털 CMOS 공정의 스탠다드 셀을 이용하여 합성된다. 제안한 구조는 200MHz의 합성 타겟 클록 주파수에서 기존의 구조에 비해 면적, 전력소모와 최대 지연시간이 각각 약 51%, 43%와 30%로 감소하였다. 구현 결과를 통해 제안한 구조가 범용의 곱셈기 블록을 사용한 기존의 구조보다 스탠다드 셀을 이용한 ASIC 구현에 보다 적합하다는 것을 보여준다.