• 마이크로전자및패키징학회지
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• 제18권3호
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• pp.59-65
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• 2011

소형화, 박형화 및 집적화의 경향에 따라 FCBGA가 휴대폰과 같은 전자제품에 활발히 사용되고 있다. 그러나, 플립칩은 전기적 저항에 의한 열이 필연적으로 발생하며, 발생된 열은 패키지의 소형화에 따라 열의 분산 면적 감소로 인하여 발열의 증가가 나타나게 된다. 발열은 온도와 응력에 민감하게 반응하는 소자의 수명을 저해하고, 시스템에 있어 고장의 발생을 가져올 수 있다. 따라서 본 논문에서는 플립칩의 발열문제를 해결하기 위하여 Comsol 3.5a의 heat transfer module을 이용하여 FCBGA의 발열 특성을 정량적으로 분석하였다. 그리고 열 문제를 해결하기 위하여 시뮬레이션을 통한 새로운 마이크로 구조가 부착된 플립칩을 제안하였다. 또한 마이크로 패턴 구조의 형상, 높이, 간격에 대한 열 소산을 분석함으로써, 기존 플립칩에 비하여 열소산 특성이 18% 향상됨을 확인하였다.

• Journal of Electrical Engineering and Technology
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• 제4권4호
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• pp.559-565
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• 2009

Power dissipation during scan testing is becoming an important concern as design sizes and gate densities increase. The high switching activity of combinational circuits is an unnecessary operation in scan shift mode. In this paper, we present a novel architecture to reduce test power dissipation in combinational logic by blocking signal transitions at the logic inputs during scan shifting. We propose a unique architecture that uses dmuxed scan flip-flop (DSF) and transmission gate as an alternative to muxed scan flip-flop. The proposed method does not have problems with auto test pattern generation (ATPG) techniques such as test application time and computational complexity. Moreover, our elegant method improves performance degradation and large overhead in terms of area with blocking logic techniques. Experimental results on ITC99 benchmarks show that the proposed architecture can achieve an average improvement of 30.31% in switching activity compared to conventional scan methods. Additionally, the results of simulation with DSF indicate that the powerdelay product (PDP) and area overhead are improved by 28.9% and 15.6%, respectively, compared to existing blocking logic method.

• 한국통신학회논문지
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• 제35권4A호
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• pp.408-416
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• 2010

플립 칩(Flip-Chip) 본딩을 적용하는 광 송신용 모듈에서 구동 IC(Driver IC)와 VCSEL(Vertical Cavity Surface Emitting Laser) 사이의 전송선에서 반사특성을 개선시키기 위한 덤벨 형태의 CPW 전송선 구조를 제안하였다. 제안된 구조는 반사특성을 개선시키기 위하여 기판 측면의 플립 칩 본딩 구조에 그라운드 더미 솔더 볼을 이용하여 CPW 전송선 구조를 유지하였고, 덤벨 형태의 CPW 전송선으로 설계하여 반사특성을 개선시켰다. 시뮬레이션 결과, 덤벨형태의 CPW 전송선의 반사 특성이 일반적인 CPW 전송선보다 13 dB 정도 우수한 것으로 나타났으며, CPW 전송선의 형태를 유지시키는 더미 그라운드 솔더 볼이 있을 때 4 dB 정도 반사특성이 개선되었다. 구동 IC 와 VCSEL의 임피던스 변화에 기인하는 전송선의 입출력 임피던스의 변화에 따른 반사특성의 변화율은 ${\pm}2.5\;dB$ 정도로 나타났다.

• 한국전자통신학회논문지
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• 제17권1호
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• pp.31-40
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• 2022

본 논문은 기존 QSBC(Quantum Short-Block Code)의 기능은 보전하면서 파울리 X 및 Y 오류에 의한 단일 비트플립 오류정정 기능을 부가한 증강된 QSBC를 제안한다. 증강된 QSBC는 기존 QSBC에 정보워드 수만큼의 추가적인 보조 큐비트와 Toffoli 게이트를 삽입해 단일 파울리 X 오류의 진단과 자동정정 기능을 부여한 것이다. 본 논문은 종자 벡터를 이용한 증강된 QSBC의 일반적 확장 방법과 확장성을 반영한 단일 비트플립오류 자동정정 함수의 Toffoli 게이트 실현 방법도 제시하였다. 본 논문이 제안한 증강된 QSBC는 보조 큐비트 삽입으로 인해 코딩률이 최소 1/3과 최대 1/2인 trade-off를 갖는다.

• 마이크로전자및패키징학회지
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• 제30권4호
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• pp.98-104
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• 2023

대기 중 구리-구리 플립칩(flip-chip) 접합을 위해 제안된 효율적 공정의 실현 가능성을 평가하고자 구리(Cu) 필라(pillar) 상 다공성 구리층의 형성 및 액상 환원제 투입 후 열압착 접합을 실시하였다. 구리 필라 상 다공성 구리층은 아연(Zn) 도금-합금화 열처리-선택적 아연 에칭(etching)의 3단계 공정으로 제조되었는데, 형성된 다공성 구리층의 두께는 평균 약 2.3 ㎛였다. 본 플립칩 접합은 형성 다공성 구리층에 환원성 용제를 침투시킨 후, 반건조 과정을 거쳐 열압착 소결접합으로 진행하였다. 용제로 인한 구리 산화막의 환원 거동과 함께 추가 산화가 최대한 억제되면서 열압착 동안 다공성 구리층은 약 1.1 ㎛의 두께로 치밀해지며 결국 구리-구리 플립칩 접합이 완수되었다. 그 결과 10 MPa의 가압력 하에서 대기 중 300 ℃에서 5분간 접합 시 약 11.2 MPa의 접합부 전단강도를 확보할 수 있었는데, 이는 약 50% 이하의 필라들만이 접합된 결과로서, 공정 최적화를 통해 모든 필라들의 접합을 유도할 경우 20 MPa 이상의 강도값을 쉽게 얻을 수 있을 것으로 분석되었다.

• Archives of Plastic Surgery
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• 제43권1호
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• pp.122-124
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• 2016

• 한국광학회:학술대회논문집
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• 한국광학회 2008년도 동계학술발표회 논문집
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• pp.363-364
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• 2008

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1963-1964
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• 2008

Scan design is a structured design-for-testability technique in which flip-flops are re-designed so that the flip-flops are chained in shift registers. We propose a new technique to re-design about clock operation. This technique propose about low power operation of scan clock and saved time of test operation.

• Journal of Welding and Joining
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• 제25권3호
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• pp.45-50
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• 2007

The present study is devoted to investigate the transient flow and to estimate the filling time fur underfill process by using the numerical model established on the fluid momentum equation. For optimization of the design and selection of process parameters, this study extensively presents an estimation of the filling time in the view points of some important factors related to underfill materials and flip-chip geometry. From the results, we conclude that the filling time changes with respect to the under fill materials because of different viscosity, surface tension coefficient and contact angle. It reveals that, as the gap height increases, the filling time decreases substantially, and goes to the saturated values.

• 마이크로전자및패키징학회지
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• 제18권4호
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• pp.19-25
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• 2011

현대 전자 산업에서Cu/Low-K공정의 도입을 통해 반도체 칩의 소형화 및 전기적 성능 향상이 가능해졌으나, Cu/Low-K는 기존의 반도체 제조 공정에 사용된 물질에 비해 물리적으로 매우 취약해진 단점을 가지고 있어 칩 제조 공정 과 패키지 공정에서 많은 문제를 유발하고 있다. 특히, 온도 사이클 후, Cu 층과 Low-K 유전층 사이의 박리현상은 주요 불량 현상의 하나이다. Cu/Low-K층은 플립 칩 패드의 상부에 위치하기 때문에 플립 칩이 받는 스트레스가 직접적으로 Cu/Low-K층에 영향을 주고 있다. 이런 문제를 해결하기 위한 언더필 공정이나 언더필 물질의 개선이 필요하게 되었고 특히, 플립 칩에 대한 스트레스를 줄이고 솔더 범프를 보호하기 위한 언더필의 선택이 중요하게 되었다. 90 nm Cu/Low-K 플립 칩 패키지의 온도 사이클 후 발생한 박리 문제를 적합한 언더필 선택을 통해 해결하였다.