• Nuclear Engineering and Technology
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• 제55권8호
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• pp.2873-2878
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• 2023

The purpose of this study is to perform radiation monitoring by acquiring gamma images and real-time optical images for ^99mTc vial source using charge couple device (CCD) cameras equipped with the proposed compact gamma camera. The compact gamma camera measures 86×65×78.5 mm³ and weighs 934 g. It is equipped with a metal 3D printed diverging collimator manufactured in a 45 field of view (FOV) to detect the location of the source. The circuit's system uses system-on-chip (SoC) and field-programmable-gate-array (FPGA) to establish a good connection between hardware and software. In detection modules, the photodetector (multi-pixel photon counters) is tiled at 8×8 to expand the activation area and improve sensitivity. The gadolinium aluminium gallium garnet (GAGG) measuring 0.5×0.5×3.5 mm³ was arranged in 38×38 arrays. Intrinsic and extrinsic performance tests such as energy spectrum, uniformity, and system sensitivity for other radioisotopes, and sensitivity evaluation at edges within FOV were conducted. The compact gamma camera can be mounted on unmanned equipment such as drones and robots that require miniaturization and light weight, so a wide range of applications in various fields are possible.

• 대한전자공학회논문지SP
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• 제44권2호
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• pp.74-81
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• 2007

이 논문에서는 H.264의 효율적인 움직임 추정을 위한 새로운 SAD(Sum of Absolute Differences) 프로세서의 구조를 제안하였다. SAD 프로세서는 전영역 탐색기법의 움직임 추정이나 고속 탐색기법의 움직임 추정에서 모두 사용되는 중요한 블록이다. 제안된 구조는 SAD 계산기 블록, combinator 블록, 최소값 계산기 블록의 3개의 블록으로 구성된다. 제안된 구조는 덧셈연산을 분산 연산(Distributed Arithmetic)을 사용하여 계산함으로써 구조를 단순화시켰다. 제안 구조를 HDL(Hardware Description Language)을 사용하여 실험한 결과 기존의 구조와 비교하여 39%의 게이트 카운트 감소효과를 보였다. 또한 FPGA를 사용하여 검증한 결과도 32%의 게이트 카운트 감소효과를 보였다. 따라서 제안된 움직임 추정용 SAD 프로세서는 칩의 면적이 중요한 변수인 H.264 칩에서 널리 사용될 수 있는 구조가 될 것이다.

• 한국통신학회논문지
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• 제29권2A호
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• pp.147-156
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• 2004

본 논문은 CDMA2000 1X 신호 환경에서 동작하는 스마트 안테나 기지국의 각 안테나 소자에서 수신된 독립적인 신호를 이용하여 다이버시티 이득을 얻는 액세스 채널 복조기를 구현하고 구현된 복조기의 성능을 분석한다. 제안된 액세스 채널 복조기는 4개의 핑거를 지원하는 탐색기와 왈쉬 복조기 그리고 복조 제어기로 구성되고, 이들은 Alters사의 백만 게이트급 FPGA인 APEX EP20K1000EBC652와 TI사의 TMS320C6203으로 구현되었다. 제안된 액세스채널 복조기는 스마트 안테나 기지국이 최적의 웨이트 벡터를 얻을 수 없는 액세스 상태에서 데이터 복조 성능을 증가시키는 것이다. 본 논문에서는 실증시험을 통해서 위상 다이버시티 기법이 적용된 액세스채널 복조기의 성능이 기존의 액세스채널 복조기보다 우수함을 액세스 프로브 검출 확률, 액세스 실패 확률, 왈쉬 복조기에서의 $E_{b/}$ $N_{o}$ 항목에서 확인하였다.다.

• 전자공학회논문지CI
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• 제46권4호
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• pp.94-101
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• 2009

본 논문은 냉각형 적외선(infrared focal plane array; IRFPA) 영상시스템에서 하드웨어 뉴럴 네트워크를 이용한 실시간 고정패턴잡음 제어를 위해 고속 DSP & FPGA 기반의 H/W 설계 방법을 제안한다. 고정패턴잡음은 검출기의 불균일 보정처리후에도 관측영상의 온도분포 변화에 의해 발생한다. 이것은 열상 화질의 저하뿐만 아니라 다른 응용에도 문제되는 중요한 요소이다. 냉각형 적외선 영상시스템의 신호처리구조는 저온, 상온, 고온의 3개 테이블을 기준으로 이득(gain) 값과 편차(offset) 값을 연산한다. 제안된 방법은 3개 편차 테이블에서 각각 교차되는 영역을 세분화하여 가상의 테이블을 만들고, 입력 영상의 구분된 3개 영역에서 영상의 평균값으로 하드웨어 뉴럴 네트워크의 가중치 값을 조정하여 최적의 온도구간을 선정한다. 이와 같은 방법은 영상의 평균값으로부터 저온, 상온, 혹은 고온의 이득, 편차 테이블을 연산하고, 운용 중에 지속적으로 편차 보상을 적용하지 않아도 된다. 따라서 제안된 방법은 실시간 처리로 관측영상의 온도분포 변화에 의해 발생하는 고정패턴잡음을 제어하여 영상화질의 개선된 결과를 보였다.

• Nuclear Engineering and Technology
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• 제53권10호
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• pp.3406-3412
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• 2021

A real-time digital time-stamp sorting algorithm used in the In-Beam positron emission tomography (In-Beam PET) is presented. The algorithm is operated in the field programmable gate array (FPGA) and a small amount of registers, MUX and memory cells are used. It is developed for sorting the data of annihilation event from front-end circuits, so as to identify the coincidence events efficiently in a large amount of data. In the In-Beam PET, each annihilation event is detected by the detector array and digitized by the analog to digital converter (ADC) in Data Acquisition Unit (DAQU), with a resolution of 14 bits and sampling rate of 50 MS/s. Test and preliminary operation have been implemented, it can perform a sorting operation under the event count rate up to 1 MHz per channel, and support four channels in total, count rate up to 4 MHz. The performance of this algorithm has been verified by pulse generator and ²²Na radiation source, which can sort the events with chaotic order into chronological order completely. The application of this algorithm provides not only an efficient solution for selection of coincidence events, but also a design of electronic circuit with a small-scale structure.

• 한국정보통신학회논문지
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• 제5권7호
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• pp.1332-1339
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• 2001

SoC(System on Chip) 기술은 높은 융통성을 제공하므로 실장제어 분야에서 널리 활용되고 있다. 실장제어 시스템은 소프트웨어와 하드웨어를 동시에 개발하여야 하므로 많은 시간과 비용이 소요된다. 이러한 설계시간과 비용을 줄이기 위해 고급언어 컴파일러에 적합한 명령어 세트를 가지는 마이크로프로세서가 요구된다. 또한 FPGA(Field Programmable Gate Array)에 의한 설계검증이 가능해야 한다. 본 논문에서는 소형 실장제어 시스템에 적합한 EISC(Extendable Instruction Set Computer) 구조에 기반한 16 비트 FPGA 마이크로프로세서인 EISC16을 제안한다. 제안한 EISC16은 짧은 길이의 오프셋과 작은 즉치값을 가진 16 비트 고정 길이 명령어 세트를 가진다. 그리고 16 비트 오프셋과 즉치 값은 확장 레지스터와 확장 플래그를 사용하여 확장한다. 또한, IBM-PC와 SUN 워크스테이션 상에서 C/C++ 컴파일러 빛 응용 소프트웨어를 설계하였다. 기존 16 비트 마이크로프로세서들의 C/C++ 컴파일러를 만들고 표준 라이브러리의 목적 코드를 생성하여 크기를 비교한 결과 제안한 EISC16의 코드 밀도가 높음을 확인하였다. 제안한 EISC16은 Xilinx의 Vertex XCV300 FPGA에서 RTL 레벨 VHDL로 설계하여 약 6,000 게이트로 합성되었다. EISC16은 ROM, RAM, LED/LCD 판넬, 주기 타이머, 입력 키 패드, 그리고 RS-232C 제어기로 구성한 테스트 보드에서 동작을 검증하였다. EISCl6은 7MHz에서 정상적으로 동작하였다.

• 전기전자학회논문지
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• 제21권4호
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• pp.388-396
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• 2017

얼굴 검출에는 다양한 포즈, 빛의 세기, 얼굴이 가려지는 현상 등의 많은 변수가 존재하므로, 높은 성능의 검출 시스템이 요구된다. 이에 영상 분류에 뛰어난 Convolutional Neural Network (CNN)이 적절하나, CNN의 많은 연산은 고성능 하드웨어 자원을 필요로한다. 그러나 얼굴 검출을 위한 소형, 모바일 시스템의 개발에는 저가의 저전력 환경이 필수적이고, 이를 위해 본 논문에서는 소형의 FPGA를 타겟으로, 얼굴 검출에 적절한 3-Stage Cascade CNN 구조를 기반으로하는 CPU-FPGA 통합 시스템을 설계 구현한다. 가속을 위해 알고리즘 단계에서 Adaptive Region of Interest (ROI)를 적용했으며, Adaptive ROI는 이전 프레임에 검출된 얼굴 영역 정보를 활용하여 CNN이 동작해야 할 횟수를 줄인다. CNN 연산 자체를 가속하기 위해서는 FPGA Accelerator를 이용한다. 가속기는 Bottleneck에 해당하는 Convolution 연산의 가속을 위해 FPGA 상에 다수의 FeatureMap을 한번에 읽어오고, Multiply-Accumulate (MAC) 연산을 병렬로 수행한다. 본 시스템은 Terasic사의 DE1-SoC 보드에서 ARM Cortex A-9와 Cyclone V FPGA를 이용하여 구현되었으며, HD ($1280{\times}720$)급 입력영상에 대해 30FPS로 실시간 동작하였다. CPU-FPGA 통합 시스템은 CPU만을 이용한 시스템 대비 8.5배의 전력 효율성을 보였다.

• 한국전자파학회논문지
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• 제20권12호
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• pp.1252-1263
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• 2009

본 논문은 이동 통신 시스템에서 서비스 품질을 개선하고 기지국의 서비스 영역을 확장하기 위한 중계기 시스템 중 기존 RF 중계기가 가지고 있는 간섭 및 궤환 신호를 제거하기 위해 간섭 제거기를 적용한 디지털 RF 시스템에 관한 연구를 수행하였다. RF(Radio Frequency) 중계기에 DSP(Digital Signal Processing)와 FPGA(Field Programmable Gate Array)를 이용한 디지털 엔진을 탑재하여 간섭 및 궤환 신호를 제거하는 새로운 방식의 무선 중계기를 제안하였다. DSP와 FPGA로 이루어진 디지털 ICS(Interference Cancellation System) 엔진은 RF 회로와 일체형으로 설계되었으며, 디지털 플랫폼을 통해 하드웨어를 개발한 뒤 최적에 중계기 시스템에 적용하기 위해 일체형으로 설계 및 제작하였다. 논문에 적용된 간섭 및 궤환 신호 제거 기법으로는 LMS(Least Mean Square) 알고리즘을 적용한 적응형 IF(Intermediate Frequency) 방식을 적용하였으며, 개선된 수렴 속도와 성능을 가지게 되었다.

• 한국항공우주학회지
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• 제34권1호
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• pp.110-115
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• 2006

과학기술위성2호(STSAT-2)는 우리기술에 의해 만들어지는 KSLV 발사체에 실리는 첫 위성이다. 현재 STSAT-2의 관제를 위한 지상관제용 제어시스템(GBC)은 EM(Engineering Model)개발이 완료되어 성능검증 까지 마친 상태이며 최종 납품모델을 제작 중에 있다. GBC는 크게 2가지 기능을 가지는데 하나는 지상 수신안테나들(1.5M, 3.7M, 13M)과 관제컴퓨터들 사이에 연결패스를 자동으로 만들어 주는 것과 다른 하나는 위성과 데이터를 송수신 하는 것이다. GBC는 거의 모든 기능 (MODEM, PROTOCOL, GBC system control)을 FPGA에 담고 있다. GBC의 FPGA에 구현되어있는 MODEM은 두 개의 uplink FSK modulators(1.2[kbps], 9.6[kbps])와 여섯개의 downlink FSK demodulators(9.6[kbps], 38.4[kbps])로 구성되어있다. 과학기술위성 2호의 GBC는 물리적으로 과학기술위성 1호의 관제 시스템보다 매우 작아졌으며 기능은 더 풍부해진 특징을 가지고 있다. 이 논문은 GBC의 구조, 성능, 실험결과에 관한 것이다.

• Journal of Power Electronics
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• 제17권6호
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• pp.1535-1544
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• 2017

Advances in FPGA technology have enabled fast real-time simulation of power converters, filters and loads. FPGA based HIL (Hardware-In-the-Loop) simulators have revolutionized control hardware and software development for power electronics. Common time step sizes in the order of 100ns are sufficient for simulating switching frequency current and voltage ripples. In order to keep the time step as small as possible, ideal switching function models are often used to simulate the phase legs. This often produces inferior results when simulating the discontinuous conduction mode (DCM) and disabled operational states. Therefore, the corresponding measurement and protection units cannot be tested properly. This paper describes a new solution for this problem utilizing a discrete-time PI controller. The PI controller simulates the proper DC and low frequency AC components of the phase leg voltage during disabled operation. It also retains the advantage of fast real-time execution of switch-based models when an accurate simulation of high frequency junction capacitor oscillations is not necessary.