• 대한전자공학회논문지SD
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• 제37권2호
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• pp.65-77
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• 2000

본 논문에서는 IC(Integrated Circuits) 칩들간의 배선 위상(topology)이 정해진 재구성 가능한(reconfigurable) FPGA(Field Programmable Gate Array) 기반 보드로의 회로 분할 문제로써 새로운 quadratic boolean programming 수식(formulation)을 제안한다. 본 수식의 목적은 회로 분할 시 사용하는 핀수와 네트들의 배선 길이의 합을 최소화하는 것이며 기존의 분할 방법에서 고려하는 제약조건 외에 서로 인접하지 않은 IC 칩들을 연결하기 위하여 다른 IC 칩을 통과(pass through)하는 네트들에 의해 사용되는 핀수도 고려한다. 또한 본 논문에서는 제안한 분할 문제를 효율적으로 해결하기 위하여 모듈 할당 방법으로 구성되어 있는 휴리스틱(heuristic) 분할 방법을 제안한다. 입력된 회로에 대하여 다른 분할 방법과 비교하여 실험한 결과 분할 문제의 주어진 제한들을 모두 만족하였다. 대부분의 배선된 회로에 대하여 핀 사용률이 적게 나타났으며 네트들의 사용한 배선 길이의 합은 최대 34.7% 적게 나타났다.

• 한국지능시스템학회논문지
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• 제11권5호
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• pp.426-432
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• 2001

본 논문은 진화형 하드웨어를 이용하여 생물의 정보처리 시스템인 셀룰라 오토마타 신경망의 구현에 관한 연구이다. 셀룰라 오토마타 신경망은 진화 및 발생을 기반으로 한 신경망 모델이다. 진화는 다양성을 주요 근원을 제공하는 돌연변이 및 재 조합 비율에 의하여 비결정론이며, 발생은 결정론 적이며 지역적인 무리현상을 따른다. 셀룰라 오토마타 신경망은 셀룰라 오토마타에 의해 신경망 내부의 각 셀의 상태를 발생시키고, 초기 셀을 유전자 알고리즘의 개체로 간주하여 초기 셀이 진화 알고리즘을 통해 진화함으로써 신경망이 진화하는 시스템이다. 본 논문은 이 시스템을 진화형 하드웨어 이용하여 하드웨어로 구현하였다. 진화형 하드웨어는 진화 알고리즘과 재구성하드웨어의 결합체이다. 즉, 재구성 하드웨어의 구성에 필요한 bit를 유전자 알고리즘의 개체로 간주한 것이다. 진화 알고리즘을 수행하기 위해 유전자 알고리즘 프로세서를 설계하였으며, 셀룰라 오토마타 신경망이 유전자 알고리즘의 개체와 셀룰라 오토마타 룰에 의해 자동적으로 신경망을 생성하기 위해 신경망을 이루는 셀들로 설계하였다. 제안된 시스템의 효율성을 검증하기 위해 Exclusive-OR 문제에 적용하였다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.24-30
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• 2009

본 논문에서는 3GPP(Third Generation Partnership Project) Release 7 eHSPA(High Speed Packet Access for Evolution) UE(User Equipment) FDD(Frequency Division Duplex) 규격을 만족하는 단말 모뎀의 FPGA(Field Programmable Gate Array) 플랫폼 설계 및 이를 기반으로 한 효율적인 검증 방법에 대해 제안한다. 구현된 FPGA 모뎀 플랫폼은 물리 계층 지원을 위한 모뎀 보드, MCU(Micro Controller Unit)와 DSP(Digital Signal Processor) 코어로 구성되어 모뎀 보드를 제어를 위한 제어 보드, 그리고 RF(Radio Frequency) 및 기타 장비 접속을 위한 주변장치(Peripheral) 보드 등으로 구성된다. 그리고 검증 단계는 하드웨어-소프트웨어 연동 상관 정도에 따라 단순 기능 검증, 시나리오 검증 그리고 호 처리 및 시스템 성능 검증 등으로 규정화하여 진행되었고, 실제 구현적인 측면으로 저 전력 SoC(System On a Chip)를 위한 에뮬레이션 검증 기법도 제안한다.

• Journal of Computing Science and Engineering
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• 제12권1호
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• pp.24-35
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• 2018

Deep convolutional neural network (DCNN) is an advanced technology in image recognition. Because of extreme computing resource requirements, DCNN implementation with software alone cannot achieve real-time requirement. Therefore, the need to implement DCNN accelerator hardware is increasing. In this paper, we present a field programmable gate array (FPGA)-based hardware accelerator design of DCNN targeting handwritten Hangul character recognition application. Also, we present design optimization techniques in SDAccel environments for searching the optimal FPGA design space. The techniques we used include memory access optimization and computing unit parallelism, and data conversion. We achieved about 11.19 ms recognition time per character with Xilinx FPGA accelerator. Our design optimization was performed with Xilinx HLS and SDAccel environment targeting Kintex XCKU115 FPGA from Xilinx. Our design outperforms CPU in terms of energy efficiency (the number of samples per unit energy) by 5.88 times, and GPGPU in terms of energy efficiency by 5 times. We expect the research results will be an alternative to GPGPU solution for real-time applications, especially in data centers or server farms where energy consumption is a critical problem.

• 한국항공우주학회지
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• 제31권10호
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• pp.89-96
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• 2003

본 연구에서는 정지궤도 통신위성의 보안을 위해 CCSDS 원격명령(Telecommand) 암호복호기를 구현하였다. CCSDS 원격명령 데이터링크(Datalink)의 보안 기밀성(Confidentiality)을 위해 데이터링크 계층(Layer)내의 트랜스퍼 부계층(Transfer Sublayer) 다음에서 암호화를 행하는 Option-A를 선정하고 64-비트 코드블록(Codeblock)에서 56-비트 데이터 비트의 암호화를 위해 DES CFB 모드를 사용하였다. A54X32 FPGA에 구현된 DES CFB 로직은 원격명령 암호복호기의 기능 검증을 위한 인터페이스 및 제어 로직과 함께 PCB 보드에 구현하였다. 기능시험용 PC를 사용하여 암호화된 원격명령을 생성하고 암호복호기에 전송한 뒤 복호화한 뒤 기능시험용 PC에 피드백하고 전송한 코드블록과 비교한다. 수행코드에 해당하는 릴레이 구동에 의한 LED ON 동작 및 측정된 코드블록 파형과 시뮬레이션 파형의 비교를 통해 원격명령 암호복호기의 기능을 검증하였다.

• 한국항공우주학회지
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• 제34권1호
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• pp.110-115
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• 2006

과학기술위성2호(STSAT-2)는 우리기술에 의해 만들어지는 KSLV 발사체에 실리는 첫 위성이다. 현재 STSAT-2의 관제를 위한 지상관제용 제어시스템(GBC)은 EM(Engineering Model)개발이 완료되어 성능검증 까지 마친 상태이며 최종 납품모델을 제작 중에 있다. GBC는 크게 2가지 기능을 가지는데 하나는 지상 수신안테나들(1.5M, 3.7M, 13M)과 관제컴퓨터들 사이에 연결패스를 자동으로 만들어 주는 것과 다른 하나는 위성과 데이터를 송수신 하는 것이다. GBC는 거의 모든 기능 (MODEM, PROTOCOL, GBC system control)을 FPGA에 담고 있다. GBC의 FPGA에 구현되어있는 MODEM은 두 개의 uplink FSK modulators(1.2[kbps], 9.6[kbps])와 여섯개의 downlink FSK demodulators(9.6[kbps], 38.4[kbps])로 구성되어있다. 과학기술위성 2호의 GBC는 물리적으로 과학기술위성 1호의 관제 시스템보다 매우 작아졌으며 기능은 더 풍부해진 특징을 가지고 있다. 이 논문은 GBC의 구조, 성능, 실험결과에 관한 것이다.

• 한국항공우주학회지
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• 제42권9호
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• pp.789-794
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• 2014

정지궤도급 차세대 통신위성에 탑재될 디지털신호처리기에는 디지털 고속통신을 위한 FPGA가 사용된다. 적용된 FPGA는 높은 열소산량을 가지고 있으며, 이로 인한 접합온도의 상승은 부하경감 요구조건을 만족하기 어렵고 장비의 수명과 신뢰도 저하의 주요 원인이다. 지상과는 달리 우주환경에서의 전장품의 열제어는 대부분 열전도를 통하여 이루어지고 있다. CCGA 또는 BGA 형태의 FPGA는 인쇄회로기판에 장착되지만, 인쇄회로기판의 열전도율은 FPGA의 열제어에 효율적이지 못하다. FPGA의 열제어를 위하여 부품 리드와 하우징을 직접 연결하는 히트싱크를 제작하였으며, 우주인증레벨의 열진공시험을 통하여 그 성능을 확인하였다. 높은 전력소모량을 가진 FPGA는 우주환경에 적용하기 어려웠으나, 히트싱크를 적용함으로써 부하경감 온도 마진을 확보하였다.

• 정보저장시스템학회논문집
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• 제1권2호
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• pp.155-160
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• 2005

In this paper, the channel decoder promising reliable data retrieving in noisy holographic channel has been developed for holographic WORM(write once read many) system. It covers various DSP(digital signal processing) blocks, such as align mark detector, adaptive channel equalizer, modulation decoder and ECC(error correction code) decoder. The specific schemes of DSP are designed to reduce the effect of noises in holographic WORM(H-WORM) system, particularly in prototype of DAEWOO electronics(DEPROTO). For real time data retrieving, the channel decoder is redesigned for FPGA(field programmable gate array) based hardware, where DSP blocks calculate in parallel sense with memory buffers between blocks and controllers for driving peripherals of FPGA. As an input source of the experiments, MPEG2 TS(transport stream) data was used and recorded to DEPROTO system. During retrieving, the CCD(charge coupled device), capturing device of DEPROTO, detects retrieved images and transmits signals of them to the FPGA of hardware channel decoder. Finally, the output data stream of the channel decoder was transferred to the MPEG decoding board for monitoring video signals. The experimental results showed the error corrected BER(bit error rate) of less than $10^{-9}$, from the raw BER of DEPROTO, about $10^{-3}$. With the developed hardware channel decoder, the real-time video demonstration was possible during the experiments. The operating clock of the FPGA was 60 MHz, of which speed was capable of decoding up to 120 mega channel bits per sec.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제13권10호
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• pp.4865-4885
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• 2019

We propose a FPGA based design that performs real-time power-efficient analysis of heterogeneous sensor data using adaptive ANN on edge gateway of smart military wearables. In this work, four independent ANN classifiers are developed with optimum topologies. Out of which human activity, BP and toxic gas classifier are multiclass and ECG classifier is binary. These classifiers are later integrated into a single adaptive ANN hardware with a select line(s) that switches the hardware architecture as per the sensor type. Five versions of adaptive ANN with different precisions have been synthesized into IP cores. These IP cores are implemented and tested on Xilinx Artix-7 FPGA using Microblaze test system and LabVIEW based sensor simulators. The hardware analysis shows that the adaptive ANN even with 8-bit precision is the most efficient IP core in terms of hardware resource utilization and power consumption without compromising much on classification accuracy. This IP core requires only 31 microseconds for classification by consuming only 12 milliwatts of power. The proposed adaptive ANN design saves 61% to 97% of different FPGA resources and 44% of power as compared with the independent implementations. In addition, 96.87% to 98.75% of data throughput reduction is achieved by this edge gateway.

• 한국통신학회논문지
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• 제33권10C호
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• pp.813-819
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• 2008

본 논문에서는 스테레오 카메라를 이용하여 실시간으로 3차원 입체 영상을 재생할 수 있는 시스템을 구현하였다. 전체 시스템은 스테레오 카메라, FPGA(field programmable gate array) 보드, 그리고 3차원입체 LCD로 구성된다. 스테레오 카메라로는 두 개의 CMOS 영상 센서를 사용하였다. 비디오 데이터를 처리하는 FPGA는 Verilog-HDL(hardware description language)을 이용하여 설계하였고 다양한 해상도의 비디오를 실시간으로 처리할 수 있다. 3차원 입체 영상을 구성은 side-by-side와 up-down 방식을 이용한다. FPGA로 입력된 두 개의 프레임은 입체 영상으로 재생되기 위한 형태로 가공된 후에 SDRAM에 저장된다. 다음 프레임이 입력될 때 이전 프레임은 LCD로 재생하기 위해 DA 변환기로 출력된다. 이러한 전체적인 파이프라인 동작을 통해서 실시간 동작이 가능하다. 제안한 시스템은 실제 하드웨어로 구현한 후에 정확한 동작이 수행됨을 검증하였다.