• 한국마린엔지니어링학회:학술대회논문집
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• 한국마린엔지니어링학회 2006년도 전기학술대회논문집
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• pp.249-250
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• 2006

In this paper, hardware design and implementation of digital controller for the High Precision Digital Power Supply (HPDPS) based on Digital Signal Processor (DSP) and Field Programmable Gate Array (FPGA) is presented. Developed digital controller is composed of high resolution Digital Pulse Width Modulation (DPWM) and high resolution analog to digital converter circuit with anti-aliasing filter. And Digital Signal Processor (DSP) has the capability of a few micro-second calculation time for one feedback loop. 32-bit DSP and DPWM with 150[ps] step resolution is used to implement the HPDPS. Also 18-bit 2 mega sample per second ADC board is adopted for the developed digital controller. Also, hardware structure of the developed digital controller and experimental results of the first prototype board for HPDPS is described.

• 디지털산업정보학회논문지
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• 제8권1호
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• pp.117-123
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• 2012

This paper implements mobile Worldwide Interoperability for Microwave Access (WiMAX) receiver using Software Defined Radio (SDR) technology. SDR system is difficult to implement on the mobile handset because of restrictions that are computing power and under space constraints. The implemented receiver processes mobile WiMAX software modem on Open Multimedia Application Platform (OMAP) System on Chip (SoC) and Field Programmable Gate Array (FPGA). OMAP SoC is composed of ARM processor and Digital Signal Processor (DSP). ARM processor supports Single Instruction Multiple Data (SIMD) instruction which could operate on a vector of data with a single instruction and DSP is powerful image and video accelerators. For this reason, we suggest the possibility of SDR technology in the mobile handset. In order to verify the performance of the mobile WiMAX receiver, we measure the software modem runtime respectively. The experimental results show that the proposed receiver is able to do real-time signal processing.

• 한국정보통신학회논문지
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• 제5권7호
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• pp.1332-1339
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• 2001

SoC(System on Chip) 기술은 높은 융통성을 제공하므로 실장제어 분야에서 널리 활용되고 있다. 실장제어 시스템은 소프트웨어와 하드웨어를 동시에 개발하여야 하므로 많은 시간과 비용이 소요된다. 이러한 설계시간과 비용을 줄이기 위해 고급언어 컴파일러에 적합한 명령어 세트를 가지는 마이크로프로세서가 요구된다. 또한 FPGA(Field Programmable Gate Array)에 의한 설계검증이 가능해야 한다. 본 논문에서는 소형 실장제어 시스템에 적합한 EISC(Extendable Instruction Set Computer) 구조에 기반한 16 비트 FPGA 마이크로프로세서인 EISC16을 제안한다. 제안한 EISC16은 짧은 길이의 오프셋과 작은 즉치값을 가진 16 비트 고정 길이 명령어 세트를 가진다. 그리고 16 비트 오프셋과 즉치 값은 확장 레지스터와 확장 플래그를 사용하여 확장한다. 또한, IBM-PC와 SUN 워크스테이션 상에서 C/C++ 컴파일러 빛 응용 소프트웨어를 설계하였다. 기존 16 비트 마이크로프로세서들의 C/C++ 컴파일러를 만들고 표준 라이브러리의 목적 코드를 생성하여 크기를 비교한 결과 제안한 EISC16의 코드 밀도가 높음을 확인하였다. 제안한 EISC16은 Xilinx의 Vertex XCV300 FPGA에서 RTL 레벨 VHDL로 설계하여 약 6,000 게이트로 합성되었다. EISC16은 ROM, RAM, LED/LCD 판넬, 주기 타이머, 입력 키 패드, 그리고 RS-232C 제어기로 구성한 테스트 보드에서 동작을 검증하였다. EISCl6은 7MHz에서 정상적으로 동작하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.423-424
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• 2008

The procedure of design and verification for a 16-bit RISC processor is introduced in this paper. The proposed processor has Harvard architecture and consists of 24-bit address, 5-stage pipeline instruction execution, and internal debug logic. ADPCM vocoder and SOLA algorithm are successfully carried out on the processor made with FPGA.

• 한국정보과학회논문지:시스템및이론
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• 제33권9호
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• pp.691-698
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• 2006

TCP/IP Offload Engine(TOE)는 TCP/IP 프로토콜을 네트워크 어댑터 상에서 처리함으로써 호스트 CPU의 프로토콜 처리 부하를 줄이는 기술이다. TOE의 구현 방안으로는 임베디드 프로세서를 사용한 소프트웨어 TOE, ASIC 기반의 하드웨어 TOE, 그리고 하드웨어와 소프트웨어 구현의 장점을 결합한 하이브리드 TOE 등이 제안되어 왔다. 본 논문에서는 하이브리드 방식의 TOE 구현을 위해 두 개의 프로세서 코어를 내장한 FPGA를 기반으로 임베디드 리눅스 기반의 소프트웨어 모듈 및 데이타 송수신에 필요한 하드웨어 모듈들을 설계하였다. 두 개의 프로세서 코어를 사용하여 송신 경로와 수신 경로를 분담하여 관리함으로써 리눅스 프로세스들 사이의 작업 전환 오버헤드를 줄일 수 있고, 송신과 수신 과정의 병렬 처리를 통해 단일 임베디드 프로세서의 성능 한계를 극복할 수 있다. 하드웨어 모듈은 패킷 헤더의 생성 및 처리, DMA를 사용한 데이타 수집 및 저장 등을 담당하여 송수신 성능을 향상시킨다. 본 논문에서는 프로세서 코어 내장형 FPGA가 장착된 TOE 네트워크 어댑터를 사용하여 송수신 분리형 TOE의 성능을 검증하였다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.59-70
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• 2007

본 논문에서는 휴대 정보기기 시스템에서 더욱 향상된 실시간 3D 그래픽 가속 능력을 갖는 SoC(System on a Chip) 구현을 위해 효과적인 T&L(Transform & Lighting) Processor 구조를 연구하였다. T&L 과정에 필요한 IP들을 설계하였으며, 이를 바탕으로 SoC Platform 기반으로 검증하였다. 설계된 T&L Processor는 24 bits 부동소수점 형식과 16 bits 고정소수점 형식을 적절하게 혼용하고 계산식의 병렬성을 최대한 활용하여 Transform 과정 연산과 Lighting 과정 연산의 지연시간을 균일하게 배분하여 Transform 과정만 처리할 때와 Lighting과 혼용으로 처리할 때 연산 속도의 차이가 없이 동작이 가능하다. 설계된 T&L Processor는 SoC 플랫폼을 이용하여 성능 측정 실험 및 검증을 하였고, Xilinx-Virtex4 FPGA에서 80 MHz의 동작 주파수를 확인하였고 초당 20M개의 정점(Vertex) 처리 성능을 확인하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.1012-1015
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• 2003

Recently technologies have created new principle and theory but the PID control system remains its popularity as the PID controller contains simple structure, including maintenance and parameter adjustment being so simple. The adjust parameter of PID to achieve best response of process which be using time and may be error if user are not expert. Nowadays this problem was solved by develop PID controller which can analysis and auto tune parameter are appropriate with process which used principle of Ziegler ? Nichols but it are expensive and designed for each task. Thus, this paper proposes auto tune PID based on FPGA by use principle of Dahlin which maximum overshoot not over 5 percentages and do not fine tuning again. It have performance in control process are neighboring controller in industrial and simple to use. Especially, It can use various process and low price. The auto tune digital PID processor embedded on chip FPGA XC2S50-5tq-144. The digital PID processor was designed by fundamental PID equation which architectures including multiplier, adder, subtracter and some other logic gate. It was verified by control model of temperature control system.

• 대한전자공학회논문지TC
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• 제46권11호
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• pp.40-49
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• 2009

HAO는 코바 기반의 로직 컴포넌트를 수용하기 위해 FPGA에 탑재되는 ORB엔진이다. 본 논문은 HAO기반 로직 컴포넌트 개발을 지원하기 위해, IDL로부터 하드웨어 기술 언어인 VHDL로의 변환 규칙과 이에 따른 스켈리톤 로직의 생성에 대해 기술한다. 이를 통해, 범용 프로세서, FPGAs 등의 분산 다중 프로세서 환경에서 컴포넌트간의 상호운용성을 보장할 수 있으며, 아울러, 로직 수준의 컴포넌트 개발을 통해 성능 개선이 가능하다.

• 한국통신학회논문지
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• 제33권12A호
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• pp.1261-1269
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• 2008

본 논문은 최근 표준화가 완성된 IEEE 1451.5 표준을 적용한 네트워크 접속가능한 응용프로세서(NCAP: network capable application processor)와 무선 트랜듀서 접속 모듈(WTIM:wireless transducer interface module)의 구현에 대한 연구이다. PC와 무선통신 모듈로 구성되는 NCAP부와, FPGA, 센서 보드., 무선 통신모듈로 구성되는 WTIM 부로 구성된다. NCAP부의 구현에는 C++ 언어가 사용되었고 WTIM 구현에는 FPGA를 이용하여 Verilog-HDL이 사용되었으며 NCAP과 WTIM과의 무선통신은 Zigbee를 이용하였으며 Zigbee의 기능구현을 위하여 nesC를 이용하였다. 본 논문에서는 NCAP과 WTIM은 IEEE 1451.0와 IEEE 1451.5 표준을 통하여 서로 통신 하도록 구현하였으며 표준에 근거하여 두 가지 실험을 실시하였다. 실험을 통하여 제안된 구조가 IEEE 1451.5 표준의 기능적인 부분을 효과적으로 수행하는 것을 검증하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2002년도 ICCAS
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• pp.84.5-84
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• 2002

In order to be a stand-alone structure, a biped robot should be designed of the effective mechanic structure and the smaller hardware system. This paper shows the design methodology of a biped robot controller using FPGA(Field Programmable Gate Array). A hardware system consists of DSP(Digital Signal Processor) as the main CPU and FPGA as the motor controller...