• 전자공학회논문지CI
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• 제43권4호
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• pp.73-79
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• 2006

터보 코드는 강력한 에러정정 성능 때문에 W-CDMA(Wideband Code Division Multiple Access), CDMA2000 등의 통신 알고리즘에 적용되고 있으며, 여러 분야에서 하드웨어로 구현되어졌다. 여러 가지의 개선 알고리즘과 하드웨어 구조가 제안되어 졌으나 아직까지 하드웨어 면적, 동작속도 및 소비전력 등의 문제가 연구되어지고 있다. 본 논문에서는 하드웨어 면적과 동작속도를 향상시키기 위하여 사후확률 최적화로부터 유도된 MAX-SCALE 알고리즘을 이용한 터보코드 복호기를 설계하였으며, 제안된 회로는 Matlab과 MaxPulsII를 사용하여 성능 측정 및 FPGA 보드상에 구현되었다. 결과적으로 제안된 구조를 사용하여 FPGA에 구현했을 때, 616개의 로직 요소 (Logic Element)를 가지며 MAP(Maximum a Posteriori) 복호 알고리즘에 비해 동작속도는 56.48MHz로 약 40% 향상되었으며, 6.12%의 BER(Bit Error Rate) 성능이 향상되었다.

• 한국항행학회논문지
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• 제15권2호
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• pp.298-306
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• 2011

본 논문은 팩시밀리를 위한 이진 영상 압축 표준인 JBIG2의 주요 구성모듈의 하나인 심벌 ID 코드 길이 부호화를 위한 런코드 부호기 IP를 하드웨어로 설계구현에 관한 것이다. VHDL코드 생성 및 하드웨어 합성을 위해서 ImpulseC Codeveloper와 Xilinx ISE/EDK 프로그램을 사용하였다. 합성된 하드웨어는 Xilinx사의 ML410 개발보드의 Virtex-4 FX60 FPGA에 다운로드하여 성능평가를 수행하였다. 합성된 하드웨어가 FPGA에서 차지하는 면적은 전체 slice의 13%를 차지하였다. 동작 검증을 위해 Active HDL 툴을 이용하여 각 IP에 대한 파형 검증을 수행한 결과 정상 동작함을 확인함으로써 하드웨어로의 구현에 적합성을 확인하였다. 아울러 ML410 개발보드 상에서 Microblaze CPU를 이용해 소프트웨어로만 수행한 경우와 동작 속도를 비교 한 결과, 구현된 하드웨어는 40배 이상의 빠른 처리 속도를 나타내었다. 구현된 하드웨어와 연동된 소프트웨어 모듈로 표준 CCITT문서를 압축한 결과 정상적으로 동작함을 확인하였다.

• 한국항행학회논문지
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• 제18권6호
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• pp.541-545
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• 2014

ITU-R M.1842-1은 해상 이동 서비스를 위한 RR Appendix18 채널에서 VHF 대역의 디지털 통신의 가이드라인을 제공하는 국제 권고안이다. 본 논문에서는 ITU-R M.1842-1 Annex1에서 제시하는 28.8 kbps 급 ${\pi}$/4-DQPSK 디지털 기저대역 모뎀을 시뮬레이션하고, FPGA로 설계 및 구현한다. 권고안에 패킷구조가 아직 정의되지 않은 상태이므로 패킷검출 및 동기화를 위해 Cazac 시퀀스를 프리앰블로 사용한다. 기저대역 변복조 모뎀은 VHDL로 설계되어 자이링스사의 Atrix7 FPGA 칩이 장착된 NEXYS4 개발 플랫폼에 구현된다. 무선 통신 테스트를 수행하기 위해 ADC/DAC 보드를 제작하고, RF 모듈로서 EV9730을 장착하여 통합 프로토타입을 구현하고 실험한다. 권고안에 정의된 바와 같이 송수신신호는 25 kHz 대역폭을 유지하고, 송수신 플랫폼간 통신이 정상적으로 이루어짐을 실험을 통해 확인한다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2006년도 춘계학술대회 논문집
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• pp.289-290
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• 2006

In general, atomic force microscope (AFM) used for metrological purpose has measuring range less than a few hundred micrometers. We design and fabricate an AFM with long measuring range of $200mm{\times}200mm$ in X and Y axes. The whole stage system is composed of surface plate, global stage, microstage. By combining global stage and microstage, the fine and long movement can be provided. We measure the position of the stage and angular motions of the stage by laser interferometer. A piezoresistive type cantilever is used for compact and long term stability and a flexure structure with PZT and capacitive sensor is used for Z axis feedback control. Since the system is composed of various actuators and sensors, a real time control program is required for the implementation of AFM. Therefore, in this work, we designed a multi-axis control program using a FPGA module, which has various functions such as interferometer signal converting, PID control and data acquisition with triggering. The control program achieves a loop rate more than 500 kHz and will be applied for the measurement of grating pitch and step height.

• 한국컴퓨터정보학회논문지
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• 제17권4호
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• pp.11-18
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• 2012

침입 탐지에 가장 시간이 많이 소요되는 작업은 패킷 데이터에 침입 패턴이 있는지를 검사하는 심층 패킷검사이다. 고속 네트워크에서 이 작업을 실시간으로 처리하기 위해서는 하드웨어 기반 패턴매칭이 필요하다. 본 논문에서는 침입탐지 시스템 구현에 하드웨어 기반 패턴매칭을 사용할 수 있도록 네트워크의 패킷을 수집하여 Snort 패턴규칙에 따라서 패턴매칭을 수행하고 결과를 소프트웨어에게 제공할 수 있도록 하는 하드웨어를 Virtex-6 FPGA를 사용하여 Microblaze 기반의 SoC 형태로 설계하여 구현하였다. 구현된 시스템은 인위적인 트래픽 생성과 실제 트래픽을 사용하여 동작을 검증하였고 패킷이 네트워크 인터페이스에서 메모리로 복사되는 동안 패턴매칭 동작을 정확하게 수행하여 소프트웨어에게 결과를 제공하였다. 본 연구 결과는 실시간 처리가 가능하도록 침입탐지 시스템을 고속화 하기위한 하드웨어로 사용될 수 있다.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.9-17
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• 2012

인터넷상에서 고품질 멀티미디어 서비스는 화상회의나 실시간 인터넷 방송 등 여러 분야에 적용 될 수 있기 때문에 주목받고 있다. 이러한 서비스에서 네트워크 자원을 효율적으로 사용하기 위해 IP 멀티캐스트가 해결책으로 제시되고 있지만 관리상의 문제점으로 인해 실제로 사용되지 못하고 있다. 대안으로 기존의 라우터들의 하드웨어를 변경하지 않고 상위계층에서 라우팅을 하는 오버레이 멀티캐스트가 제시되고 있다. 하지만 오버레이 멀티캐스트는 상위계층에서 멀티캐스팅 동작을 수행하기 때문에 최대 전송속도가 낮아서 고속 멀티미디어 데이터 전송에 부적합하다. 본 논문에서는 NetFPGA를 이용하여 고속의 처리가 필요한 부분인 멀티캐스팅 동작을 위한 패킷의 복제와 전송, 터널링 기능을 설계 하였다. 그 외에 비교적 고속의 처리가 필요하지 않은 부분은 소프트웨어로 구현하였다. 이로 인하여 실시간 처리가 가능하도록 하였다. 향후 성능 개선을 통하여 복제 가능한 지점의 수를 늘리고, 최적화를 통해 처리속도를 증가 시킬 연구를 진행할 것이다.

• 정보처리학회논문지A
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• 제9A권1호
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• pp.53-60
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• 2002

본 논문에서는 USB(Universal Serial Bus) 인터페이스를 이용하여 Gray Mode Graphic STN LCD를 구동하는 구동회로를 제안한다. 제안된 구동회로는 사용자가 PC상에서 작업한 이미지 데이터를 USB 인터페이스를 이용하여 LCD로 전송할 수가 있다. 따라서 기존의 방식과는 달리 마이크로프로세서를 사용하지 않기 때문에 사용자가 손쉽게 LCD를 구동할 수 있는 장점이 있다. 제안한 LCD 구동회로 부분은 VHDL(VHSIC Hardware Description Language)로 설계하여 시뮬레이션을 수행하고 ALTERA사의 EPF10K10TC144-3 FPGA를 사용하여 구현하였다. USB 인터페이스 부분은 MS-Visual C++ 6.0으로 프로그래밍하였다. 한편, 제안한 구동회로를 테스트 보드를 구성한 후에 하드웨어 동작 검증을 수행하여 그 효용성을 입증하였다. 본 논문에서 제안한 구동회로를 현재 시판중인 마이크로프로세서를 사용하는 타 업체의 구동회로와 비교한 결과는 구동회로의 작동 편이성, 제작시 소요되는 비용 등에서 우수함을 나타내었다.

• 정보처리학회논문지C
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• 제17C권2호
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• pp.145-152
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• 2010

본 논문에서는 표준기저(standard basis) 표기법을 이용하여 GF($2^{163}$) 상에서개선된 나눗셈 알고리듬을 제안하고, 제안한 알고리듬을 기반으로 한 반복 하드웨어 구조(iterative hardware structure)를 갖는 고속 나눗셈기를 설계한다. 제안한알고리듬은 이진 확장 GCD 알고리듬을 기본으로 하고 있으며, 모듈러감소 (modular reduction)를 위한 모든 산술연산은 기존의 방법과 달리 하나의 while루프 내에서 수행된다. 제안된 알고리듬을 기본으로 하여 설계된 나눗셈기는 모듈러 연산을 위한 각 모듈이 하나의 클럭에 의해서제어되므로 계산 속도가 매우 빠르다. 여기에서 사용하는 감소 다항식(reduction polynomial)은 SEC2 (Standards for Efficient Cryptography) 에서 권장하는 $f(x)=x^{163}+x^7+x^6+x^3+1$이며, 차수(degree) m은 163을 사용한다. 제안한 알고리듬은 Verilog HDL(Hardware Description Language)을 사용하여 FPGA로 구현되었으며, Xilinx-VirtexII XC2V8000 FPGA 상에서 85MHz로 동작함을 확인하였다. 또한, 구현 결과 및 성능 평가를 통하여 제안한 알고리듬의 종래의 두 알고리듬보다 성능이크게 개선됨을 보인다.

• 한국정보통신학회논문지
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• 제11권7호
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• pp.1289-1295
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• 2007

본 논문에서는 유 무선 네트워 킹을 지원하는 TRS 중계기의 전체적인 RF 시스템들을 디지털 방식으로 제어 할 수 있는 고성능 병렬 제어 시스템을 구현하였다. 구현된 시스템은 순 역방향 LPA(Linear Power Amplifier), 순 역방향 LNA(Low Noise Amplifier), 채널카드, 직렬통신(RS-232), 유 무선 TCP/IP 통신의 제어를 담당하는 FPGA(Field Programmable Gate Array) 칩과 전체 시스템의 제어를 관장하는 마스터(Master) 마이크로프로세서, 순 역방향 스펙트럼 분석기(Spectrum Analyzer, SA)를 내장하여 현재 통신되고 있는 채널의 주파수 스펙트럼을 5KHz 단위의 해상도로 관찰할 수 있도록 하는 슬레이브 마이크로프로세서, 각각의 채널카드들을 개별적으로 감시하고 채널카드내의 주파수 합성기(Frequency Synthesizer)를 프로그래밍하기 위한 10개의 채널카드용 마이크로프로세서, 그리고 그 밖의 몇 가지 주변기기들과 회로들로 구성된다. 전체 시스템은 동작의 효율성과 병렬성을 비롯하여 구현의 적합성과 비용을 고려하여 H/W(Hardware) 및 S/W(Software) 부분으로 나누었고, H/W도 FPGA과 마이크로프로세서로 나누어서 최적화를 이루고자 노력하였다.

• 한국정보통신학회논문지
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• 제11권8호
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• pp.1424-1433
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• 2007

본 논문에서 는 하드웨어의 구현을 위해 수정된 CGH(Computer Generated Hologram) 알고리즘을 바탕으로 디지털 홀로그램을 생성할 수 있는 하드웨어 구조를 제안하고 FPGA(Field Programmable Gate Array)를 기반으로 구현하고자 한다. 먼저 CGH 알고리즘을 분석 한 후에 디지털 홀로그램을 효율적으로 연산할 수 있는 CGH 셀 (cell)의 구조를 제안하고 CGH 셀의 확장을 통해서 CGH 커널 (kernel)을 구현한다. 그리고 최종적으로 CGH 커널과 SDRAM Controller, DMA 등의 블록들을 결합하여 CGH 프로세서를 구현한다. 제안한 구조는 CGH 커널 내 CGH 셀의 단순한 추가를 통해서 성능을 비례적으로 증가시킬 수 있다. 이는 CGH 셀들이 독립적으로 동작하기 때문이다. 제안한 하드웨어는 Xilinx의 XC2VP70 FPGA를 이 용하여 구현하였고 200 MHz의 동작속도에서 40,000개의 광원으로 구성된 3차원 객체를 0.205초에 $1,280{\times}1,024$크기 의 홀로그램으로 생성 할 수 있다.