• 전기전자학회논문지
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• 제19권1호
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• pp.10-17
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• 2015

본 논문에서는 3-Line buffers를 사용하여 Sobel 윤곽선 추출 블록을 FPGA로 효율적으로 설계하여 구현하고자 한다. FPGA는 영상처리 알고리즘 중 하나인 Sobel 윤곽선 추출 알고리즘을 처리하기에 적절한 환경을 제공한다. 윤곽선 추출을 위한 방법으로는 파이프라인 방법을 사용하였다. Sobel 윤곽선 연산에서 윤곽선 강도 레벨을 결정하기 위하여 유한 상태 기계로 구현 된 마스크 연산을 이용한 모델을 제안한다. 효율적인 LUT 및 플리플롭의 사용으로 시스템의 성능이 향상됨을 입증하였다. 제안하는 3-line buffers을 이용한 Sobel 추출 연산은 Xilinx 14.2으로 합성하고 Virtex II xc2vp-30-7-FF896 FPGA device으로 구현하였다. Matlab을 이용하여 제안된 3-Line buffers 설계 시 PSNR 성능이 향상됨을 확인하였다.

• 융합신호처리학회논문지
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• 제10권2호
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• pp.100-105
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• 2009

방송용 디지털 콘텐츠의 저작권 보호를 위한 워터마킹은 실시간 처리가 가능하도록 만들어져야한다. 본 논문에서는 HD/SD 디지털 방송의 저작권 보호를 위한 실시간 비디오 워터마킹 칩 및 시스템을 제안한다. 제안한 칩은 ALTERA사의 STRATIX칩을 사용하여 하드웨어에 최적화된 워터마크 삽입 알고리듬을 이용하여 구현하였고, HD/SD 비디오 신호처리를 위한 시스템은 GENNUM사의 GS1560A와 GS1532를 사용하여 구현하였다. 구현 결과 원본 비디오와 워터마크 삽입된 비디오의 주관적인 화질에 대한 측정을 하였을 경우 워터마킹 때문에 약간의 인위적 화질 열화가 나타났다. 삽입된 워터마크는 A/D 변환과 같은 자연적인 비디오 공격 그리고 MPEG 압축 공격과 같은 강인성 실험 후에도 모두 추출되었다. 구현된 워터마킹 하드웨어 시스템은 고화질의 실시간 처리가 필요한 저작권 보호 시스템이 적용되는 방송국, 영화제작 환경에서 유용하게 사용될 것이다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2022년도 춘계학술발표대회
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• pp.15-17
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• 2022

사물인터넷 기술이 활성화되면서 원격 접속 및 제어가 가능한 스마트 가전기기의 보급이 증가하고 있다. 이에 따라 스마트 가전 기기의 보안취약점을 이용하여 개인정보 유출, 프라이버시 침해 등 사이버 보안 관련 범죄도 같이 증가하는 추세이다. 최근 저성능 디바이스에서 경량 암호를 이용한 안전성 보장 방안에 대한 연구가 진행 중이나, 저성능 디바이스에서 4K/2160p 이상의 영상 데이터를 실시간으로 암·복호화하는 것은 높은 지연시간을 발생시킨다. 본 연구에서는 하드웨어 기반 암호 알고리즘 가속기를 이용하여 저성능 디바이스에서도 구현 가능한 대용량 영상데이터 실시간 암·복호화 시스템을 제안한다.

• 한국정보통신학회논문지
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• 제22권12호
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• pp.1667-1674
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• 2018

하드웨어 가속기를 사용하여 다양한 실시간 계산을 하는 여러 공학/과학 분야에서 많은 경우에 FPGA와 호스트 컴퓨터를 PCI express(PCIe)로 연결하는 시스템 구성이 요구된다. 하지만, 초당 수 기가바이트의 데이터를 주고 받는 고속 인터페이스인 PCIe의 구현은 하드웨어 가속기 개발의 가장 큰 어려움 중에 하나이다. 상용 제품과 논문을 통해서 여러 PCIe IP 솔루션을 찾을 수 있지만, 고가의 비용을 지불해서 구매하거나, 별도의 시간과 노력을 투자해서 PCIe를 구현해야 한다. 따라서, Xilinx사의 FPGA를 기반의 하드웨어 가속기를 구현할 때는 Xilinx사에서 무료로 제공 하는 XDMA PCIe IP를 사용하는 것이 개발 기간 및 비용 단축을 위한 최선의 선택이 될 수 있다. 이러한 이유로 본 논문에서는 Xilinx사의 PCIe IP의 성능 평가를 위해 Zynq-7000 FPGA개발보드와 Windows 10 호스트 컴퓨터로 평가 시스템을 구성하고, PCIe IP의 구성 파라미터에 의한 전송 속도 성능 변화에 대해 평가 분석한다.

• 전기전자학회논문지
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• 제21권4호
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• pp.388-396
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• 2017

얼굴 검출에는 다양한 포즈, 빛의 세기, 얼굴이 가려지는 현상 등의 많은 변수가 존재하므로, 높은 성능의 검출 시스템이 요구된다. 이에 영상 분류에 뛰어난 Convolutional Neural Network (CNN)이 적절하나, CNN의 많은 연산은 고성능 하드웨어 자원을 필요로한다. 그러나 얼굴 검출을 위한 소형, 모바일 시스템의 개발에는 저가의 저전력 환경이 필수적이고, 이를 위해 본 논문에서는 소형의 FPGA를 타겟으로, 얼굴 검출에 적절한 3-Stage Cascade CNN 구조를 기반으로하는 CPU-FPGA 통합 시스템을 설계 구현한다. 가속을 위해 알고리즘 단계에서 Adaptive Region of Interest (ROI)를 적용했으며, Adaptive ROI는 이전 프레임에 검출된 얼굴 영역 정보를 활용하여 CNN이 동작해야 할 횟수를 줄인다. CNN 연산 자체를 가속하기 위해서는 FPGA Accelerator를 이용한다. 가속기는 Bottleneck에 해당하는 Convolution 연산의 가속을 위해 FPGA 상에 다수의 FeatureMap을 한번에 읽어오고, Multiply-Accumulate (MAC) 연산을 병렬로 수행한다. 본 시스템은 Terasic사의 DE1-SoC 보드에서 ARM Cortex A-9와 Cyclone V FPGA를 이용하여 구현되었으며, HD ($1280{\times}720$)급 입력영상에 대해 30FPS로 실시간 동작하였다. CPU-FPGA 통합 시스템은 CPU만을 이용한 시스템 대비 8.5배의 전력 효율성을 보였다.

• 한국항행학회논문지
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• 제24권4호
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• pp.285-290
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• 2020

본 논문에서는 텔레메트리 시스템에 적용하기 위한 PLL 기반의 시각동기 알고리즘을 제시하고 FPGA 로직을 구현하였다. 텔레메트리 시스템에서 대형 비행체의 경우 각각의 분산 획득 장치들을 통해 상태정보를 계측하여 실시간으로 비행 상태를 분석해야하므로 정밀도 향상을 위한 장치 및 시스템 간의 시각 동기의 중요성이 커지고 있다. 이 때문에 시각동기 기법으로 타 시각동기 방법보다 복잡도가 적고, 동기를 위한 추가적인 메시지 전송을 최소화하여 데이터 처리에 적은 시간이 소요되는 PLL 기반의 시각동기 알고리즘을 제안하였다. 타당성을 확인하기 위해 python 시뮬레이션을 수행하였으며 최종적으로 FPGA 내에 VHDL 로직을 구현하여 시각 동기 성능을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 하계학술대회 논문집 D
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• pp.2507-2509
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• 2004

지능형 안전자동차에 비전센서를 채택하여 이의 응용시스템을 개발하기 위해서는 궁극적으로 많은 양의 영상데이터를 시스템의 제어목적에 부합하도록 실시간으로 처리하기 위한 노력과 구현하고자 하는 영상처리시스템을 정적인 실내환경과 달리 열악한 환경의 차량에 탑재가 용이하게 하기 위한 소형화의 노력이 요구된다. 본 논문에서 구현된 실시간 영상처리 하드웨어는 에지 연산 등의 반복된 전처리는 FPGA에서 처리하고, 상위단계의 영상처리는 RISC에서 수행하는 구조이다. 구현된 영상처리 하드웨어는 에지정보 기반의 차선정보추출 및 차선이탈 경보알고리즘을 적용하여 그 성능을 평가하였으며, 초당 25프레임 이상의 영상처리를 수행할 수 있는 연산속도를 보여 성공적인 결과를 얻을 수 있었다.

• 한국우주과학회:학술대회논문집(한국우주과학회보)
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• 한국우주과학회 2009년도 한국우주과학회보 제18권2호
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• pp.42.2-42.2
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• 2009

한국천문연구원에서 개발 중인 KHz급 Satellite Laser Ranging(SLR) 시스템인 ARGO-M 의 운영시스템 중의 하나인 Interface Control System 은 현재 시각에서의 위성의 위치를 개산하여 추적마운트부에 Tracking 정보를 제공하고, 주기적으로 발사되는 레이저의 귀환 시간을 계산하여 수신광검출기 게이트를 열어야 하는 시간을 FPGA 보드에 전달하는 기능 등을 수행하게 된다. 이러한 일련의 작업은 각각 필요한 시점에 정확하게 실행되어야 하며 이를 위해 실시간 운영체계가 사용될 예정이다. 실시간 운영체계 하에서 Ranging 에 관련한 프로세스를 수행할 경우에 발생될 수 있는 문제점을 검토하기 위해서 기존에 Austria Graz SLR 관측소에서 사용하고 있는 DOS용 테스트 프로그램을 실시간 운영체계로 검토되고 있는 INtime 환경으로 이식하여 성능을 기존의 DOS 프로그램과 비교하여 보았다. Controller 역할을 담당하고 있는 FPGA 보드와의 데이터 통신의 주기성을 확인하는 시험 결과 실시간 운영체계를 사용하는 경우가 USB 사용 등 외적인 교란에 의한 영향을 적게 받는 것을 확인 할 수 있었다. 또한 500피코초 단위의 해상도를 갖는 내부 이벤트 타이머와의 연계, 레이저 발사 명령, 광검출기의 게이트 여닫기 등의 프로세스가 실시간 환경에서 문제점 없이 구현 가능함을 확인하였다.

• 전자공학회논문지SC
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• 제39권1호
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• pp.66-75
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• 2002

IEEE 802.11a에 의해 규정되어진 데이터 전송속도 12Mbps, 부호화 율 1/2, 구속장이 7인 무선 LAN용 비터비 디코더의 이론적인 성능분석을 위해서 Cramer법칙을 이용하여 전달함수를 구하고 가산성 백색 가우시안 잡음 환경하에서 각 구속장 별 첫 번째 사건에서의 에러 확률과 비트 에러 확률을 구하였다. 설계과정에서는 4 비트 연성판정을 위해 입력 심볼을 16단계로 양자화 하였으며, 역 추적을 위한 방식으로 메모리를 사용하는 대신 레지스터 교환방식을 사용함으로써 다수결 결정이 가능한 구조를 제시하였다. 구현과정에서는 12Mbps 고속의 데이터를 처리하기 위해 파이프 라인을 적용한 병렬구조를 갖는 비터비 디코더와 가산성 백색 가우시안 잡음 설계를 FPGA 칩을 사용하여 구현하여 실시간 환경에서 성능검증을 하였다.

• 한국정보통신학회논문지
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• 제25권6호
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• pp.813-818
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• 2021

본 논문에서는 기존 CIE1931 색역 변환 알고리즘의 최적화된 하드웨어 구현 방법을 제안한다. 안개제거 알고리즘의 후처리 방법 중 비교적 연산량이 적은 기존 알고리즘은 연산 과정에서 Split multiplier를 사용한 큰 비트의 계산으로 하드웨어 자원 소모량이 크다는 단점이 있다. 제안하는 알고리즘은 기존 알고리즘의 미리 정의된 2번의 행렬 곱셈 연산을 하나로 줄임으로써 연산량 감소, 하드웨어 소형화를 실현하였고, Split multiplier 연산을 최적화시킴으로써 탑재하기에 더욱 효율적인 하드웨어를 구현하였다. 하드웨어는 Verilog HDL 언어로 설계하였고, Xilinx Vivado 프로그램을 이용한 논리합성 결과를 비교하여 4K 표준 환경에서 실시간 처리가 가능한 성능을 확인하였다. 또한, 2가지 FPGA에서의 탑재 결과를 통해 제안하는 하드웨어의 성능을 검증하였다.