• 한국정보통신학회논문지
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• 제25권2호
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• pp.259-266
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• 2021

USB 버스는 편리하게 사용할 수 있고 빠르게 데이터를 전송하는 장점이 있어서, FPGA 개발보드와 PC 사이의 표준적인 인터페이스이다. 본 논문에서는 Cypress FX3 USB 3 브릿지 칩에 대한 slave FIFO 인터페이스를 사용하여 FPGA 검증 시스템을 구현하였다. slave FIFO 인터페이스 모듈은 FIFO 구조의 호스트 인터페이스 모듈과 마스터 버스 제어기와 명령 해독기로 구성되며, FX3 브릿지 칩에 대한 스트리밍 데이터 통신과 사용자 설계 회로에 대한 메모리 맵 형태의 입출력 인터페이스를 지원한다. 설계 검증 시스템에는 Cypress FX3 칩과 Xilinx Artix FPGA (XC7A35T-1C5G3241) 칩으로 구성된 ZestSC3 보드가 사용되었다. C++ DLL 라이브러리와 비주얼 C# 언어를 사용하여 개발한 GUI 소프트웨어를 사용하여, 사용자 설계 회로에 대한 FPGA 검증 시스템이 다양한 클록 주파수 환경에서 올바로 동작함을 확인하였다. 설계한 FPGA 검증 시스템의 slave FIFO 인터페이스 회로는 모듈화 구조를 갖고 있어서 메모리맵 인터페이스를 갖는 다른 사용자 설계 회로에도 응용이 가능하다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1214-1217
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• 2018

본 논문에서는 소형 $360^{\circ}$ 구강 스캐너 임베디드 보드의 개발을 제안한다. 제안하는 소형 $360^{\circ}$ 구강 스캐너 임베디드 보드은 이미지 레벨 및 전송방식 변경 부, FPGA 부, 메모리 부, FIFO to USB 전송부 등으로 구성된다. 이미지 레벨 및 전송방식 변경 부는 소형 $360^{\circ}$ 전방위 구강 렌즈와 이미지 센서를 통해 들어온 MIPI 형식의 구강 영상을 Low Power Signal Mode와 High Speed Signal Mode로 나누어 포트에 분산 입력하고 레벨 시프트를 하여 FPGA 부에 전송한다. FPGA 부에서는 $360^{\circ}$ 영상 왜곡 보정, 영상 보정, 영상 처리, 영상 압축 등의 기능 등을 수행한다. FIFO to USB 전송부에서는 FPGA 내부의 FIFO를 통해 전달되어진 RAW 데이터를 트랜시버 칩을 사용하여 USB 3.0, USB 3.1 등의 통신 규격으로 PC에 전송한다. 제안된 소형 $360^{\circ}$ 구강 스캐너 임베디드 보드의 효율을 판단하기 위하여 공인시험기관에서 실험한 결과, 보정 영상 후 초당 프레임은 60fps 이상, 데이터 전송률은 4.99Gb/s로서 높은 수준의 결과가 산출되어 그 효용성이 입증되었다.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.31-38
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• 2005

본 논문에서는, UTMI호환 USB2.0 PHY 칩의 구조와 세부 설계 내용 전반에 대하여 기술하였다. 노이즈 채널 환경에서, 수신데이터의 유효성을 판단하기 위한 방법으로 squelch 상태 검출 회로 및 전류모드 슈미트-트리거 회로를 설계하였으며, 레플리카 바이어스 회로를 사용한 온칩 종단(ODT) 회로와, 480Mbps 데이터 송신을 위한 전류모드 차동 출력 구동회로를 설계하였다. 또한, 플레시오크로너스 클럭킹 방식을 사용하는 USB 시스템에서, 송수신단 사이의 주파수 차이를 보상하기 위하여, 클럭데이터 복원회로와 FIFO를 사용한 동기화 회로를 설계하였다. 네트웍 분석기를 이용한 손실전송선(W-model) 모델 파라미터를 측정을 통해 추출하였으며, 설계를 위한 시뮬레이션 과정에 활용하였다. 설계된 칩은 0.25um CMOS 공정으로 제작하였으며, 이에 대한 측정 결과를 제시하였다. IO패드를 제외한 칩의 코어 면적은 $0.91{\times}1.82mm^2$ 이었고, 2.5V 전원전압에서 전체 전력소모량은, 480MHz 동작 시 245mW, 12MHz 동작 시 150mW로 시뮬레이션 되었다.

• 한국시뮬레이션학회논문지
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• 제11권1호
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• pp.71-82
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• 2002

One of the most important things in the research for MIN-based switch operation the management scheme of network cycle. In the traditional MIN, when the receving buffer module is empty, the sell has to move forward the front-most buffer position by the characteristic of the conventional FIFO queue. However, most of buffer modules are almost always full for practical amount of input loads. The long network cycle of the traditional scheme is thus a substantial waste of bandwidth. In this paper, we propose the modeling method for the input and multi-buffered MIN with unit step buffering scheme, In spite of simplicity, simulation results show that the proposed model is very accurate comparing to previous modeling approaches in terms of throughput and the trend of delay.