• 한국수자원학회논문집
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• 제38권10호
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• pp.851-859
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• 2005

정규 상호 상관 (상관계수)은 입자영상유속계(PIV) 분석에서 형태 분석을 위한 가장 정확하고 적합한 척도이다. 그러나 상관계수는 주파수 영역에서 그에 상당하는 간단한 수식 표현이 없기 때문에, 빠르지만 부정확한 척도들이 종종 이용된다. 이러한 척도 중에서 선정된 세 가지 방법과 상관계수법을 상호 비교하였다. 그 결과 상관계수법을 제외한 나머지 척도들은 모두 종종 부정확한 결과를 도출함을 알 수 있었다. 그러나 상관계수법은 계산 시간이 많이 걸린다는 단점을 지니고 있다. 이 문제를 해결하기 위해, 상관계수법을 계산하는 빠르고 정확한 방법을 제시하였다. 이 방법은 상관계수의 분산을 계산하는 Fn 알고리듬과 분모를 계산하는 순차가감법을 결합한 것이다. 시험 결과 이 방법은 상관계수를 빠르고 정확하게 계산할 수 있음을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.179-183
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• 2007

본 논문은 Xilinx의 System Generator를 이용하여 저전력용 FSK 수신기를 구현하기 위한 논문이다. 심볼을 검출하기 위해서 16점 FFT를 사용하며, 저전력 효율을 증대하고 신뢰성을 높이기 위해 디지털로 설계한다. 수신기는 1 비트 데이터 처리를 하며 데이터 속도는 10kbps이다. 또한 FFT를 계산할 때 복소 승산을 피하기 위해 CORDIC 알고리듬을 사용하였으며 회전인자에 의한 승산을 회전기로 대체하였다. 수신기의 설계와 시뮬레이션은 먼저 Simulink로 수행하고, FPGA를 구현하기 위해 Xilinx의 System Generator를 사용하여 하드웨어 모델로 변환되며 성능이 확인된다.

• 한국정보통신학회논문지
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• 제12권8호
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• pp.1488-1494
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• 2008

본 논문은 대역폭에 제약을 받지 않는 우주 통신용에 사용할 목적으로 도플러에 강인한 저 전력 비동기 FSK 수신기를 FPGA로 구현한 논문이다. 사용한 비동기 FSK 수신기는 심볼 검출을 하기 위해 16점 FFT를 이용하며 데이터의 주 속도는 10kbps이고 도플러에 강인하고 전력 효율과 신뢰성을 얻기 위해 디지털 회로로 설계된다. 또한 CORDIC 알고리듬을 이용하여 FFT 연산 시 사용되는 복소 승산을 가산기 및 천이기로 대체하여 저전력화 하였다. 설계 시스템의 검증을 하기 위해 먼저 Simulink로 시뮬레이션 하여 성능을 확인하고Xilinx사의 System Generator를 이용하여 FPGA 구현하여 성능을 비교 검증하였다. 결과적으로 Simulink 결과와 FPGA 구현 결과가 표6과 표7에 의해 잘 일치함을 확인하였다.

• 방송공학회논문지
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• 제8권3호
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• pp.278-287
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• 2003

영상에 포함된 잡음은 영상의 화질 및 압축효율을 저하시킨다. 이러한 잡음을 영상의 에지 성분을 보존하면서 제거하기 위해 다양한 비정적(nonstationary) 영상 모델에 근거한 잡음제거 알고리듬이 제안되었다. 하지만, 기존의 비정적 영상 모델에서는 연산량의 부담을 덜기 위해 각 화소들 사이에 상관관계(correlation)가 없다고 가정하여 영상의 미세한 정보들이 필터링에 의하여 훼손된다. 본 논문에서는 영상의 비정적 상관관계를 고려하면서도 계산적으로 효율적인 적응적 잡음제거 알고리듬을 제안한다. 이를 위해 영상신호는 비정적 평균을 가지며, 각기 다른 형태의 정적(stationary) 상관관계를 가지는 부분 영상으로 분리된다고 가정된다. 제안된 영상 모델에서 유도되는 공분산(covariance) 행렬의 특수한 구조를 이용하여 계산적으로 효율적인 FFT에 기반한 적응적 선형최소자승오차 필터를 유도한다. 제안된 영상 모델의 정당성과 알고리듬의 효율성을 실험적으로 확인한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.253-256
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• 2009

본 논문에서는 OFDM 기반의 통신 시스템용 FFT/IFFT 코어 생성기(FFT_Core_Gen)를 구현하였다. FFT_Core_Gen은 $N=64{\times}2^k$($0{\leq}k{\leq}7$)의 8가지 FFT/IFFT 코어의 Verilog-HDL 코드를 생성한다. 생성되는 FFT/IFFT 코어는 in-place 방식의 단일 메모리 구조를 기반으로 하며, FFT 길이에 따라 radix-4와 radix-2 DIF 알고리듬의 혼합 구조가 적용된다. 또한, 메모리 감소와 연산 정밀도 향상을 위하여 중간 결과값의 크기에 따른 조건적 스케일링이 연산 stage 단위로 적용되도록 하였으며, 내부 데이터와 격자계수는 각각 14비트를 사용한다. FFT_Core_Gen에서 생성되는 FFT/IFFT 코어의 연산 정밀도는 최소 58-dB (N=8,192)에서부터 최대 63-dB (N=64)의 SQNR을 갖는다. 생성되는 코어를 $0.35-{\mu}m$ CMOS 표준 셀로 합성한 결과 75-MHz@3.3-V의 속도로 동작 가능하여 64점 FFT 연산에 $2.55-{\mu}s$가 소요되고, 8192점 FFT 연산에 $762.7-{\mu}s$가 소요되어 OFDM 기반의 무선 랜, DMB, DVB 시스템의 요구조건을 만족한다.

• 한국통신학회논문지
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• 제31권3A호
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• pp.368-376
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• 2006

본 논문은 OFDM 변복조 모뎀 설계에 핵심 IP로 사용될 수 있는 파라메터화된 FFT/IFFT 코어 생성기 FCore_GenSim(Parameterized FFT Core Generation & Simulation Program)에 대해 기술한다. Fcore_GenSim은 FFT 코어의 Verilog-HDL 모델을 생성하는 parameterized 코어 생성기(PFFT_CoreGen)와 생성된 코어의 연산 정밀도를 분석해주는 fixed-point 시뮬레이터(FXP_FFTSim)로 구성된다. PFFT_CoreGen은 FFT 길이(64점 ~2048점 범위)와 입력/출력/중간결과/격자계수의 word-length(8-b~24-b 범위, 2-b 단위)를 지정하면, 지정된 사양을 갖는 FFT 코어의 Verilog-HDL 모델을 생성하며, 총 43,659 종류의 코어를 생성할 수 있다. 또한, 사용자의 필요에 따라 CBFP(Convergent Block Floating Point) 스케일링의 적용 여부를 지정할 수 있다. 생성되는 코어의 내부 구조는 FFT 길이에 따라 radix-2, radix-2/4, radix-2/4/8 알고리듬의 혼합구조가 적용되도록 하였으며, 또한 CBFP 스케일링의 적용 여부에 따라서도 R2SDF 단일구조 또는 R2SDF/R2SDC 복합구조가 적용되도록 함으로써 생성되는 코어의 회로 복잡도와 성능이 최적화되도록 하였다.

• 한국통신학회논문지
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• 제26권11C호
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• pp.133-139
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• 2001

DTMF(multi-tone multi-frequency) 신호의 경제적인 검출은 저렴한 가격의 통신장비를 개발하는데 중요한 요소이다. 현재 사용하고 있는 전전자식 교환기의 각 채널은 서로 독립된 DTMF수신기 회로를 갖고 있으며, 검출된 신호를 프로세서에 알려준다. 본 논문은 다중채널 DTMF수신기 신호검출에 QFT(quick Fourier transform) 알고리듬을 적용한다. 2$^{M}$개 실계수 데이터를 이용할 경우 기존의 radix-2 Cooley-Turkey FFT, Goertzel 및 DFT 알고리듬보다 처리시간과 메모리 소모를 줄이는 효과적인 알고리듬임을 보인다.다.

• 한국음향학회지
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• 제28권7호
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• pp.653-660
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• 2009

본 논문에서는 오디오 신호의 저작권 보호와 효과적인 음질 개선을 위한 새로운 워터마킹 알고리듬을 제안한다. 제안한 방법은 원 신호에 푸리에 변환을 하여 주파수 영역으로 변환하고 n개의 서브밴드로 균등 분할한다. 각 밴드별 에너지를 계산하여 에너지가 큰 것부터 k개를 선택하고 해당 밴드에서 p개의 주요 피크 성분을 검출하여 길이 m의 워터마크를 삽입한다. 워터마크된 오디오 신호를 청자에게 들려주었을 때 워터마크 삽입으로 인한 오디오 신호의 왜곡을 느끼지 못하였다. 또한, 제안한 방법은 Cox 방법만큼 MP3 압축, 잘라내기 (cropping),주파수 변환 (FFT), 반향 (echo)과 같은 워터마크 공격에 강인하였고 신호 대 잡음비 측면에서는 10 dB이상 우수함을 실험을 통해 확인할 수 있었다.

• 한국통신학회논문지
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• 제29권11A
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• pp.1263-1270
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• 2004

OFDM (Orthogonal Frequency Division Multiplexing) 기반의 무선 랜 모뎀에 사용되는 고속/저전력 64-점 FFT/IFFT 프로세서 코어를 설계하였다. Radix-2/4/8 DIF (Decimation-In-Frequency) FFT 알고리듬을 R2SDF (Radix-2 Single-path Delay Feedback) 구조에 적용하여 설계하였으며, 내부 데이터 흐름 특성에 대한 분석을 토대로 데이터 패스의 불필요한 switching activity를 제거함으로써 전력소모를 최소화하였다. 회로 레벨에서는 내부의 상수 곱셈기와 복소수 곱셈기를 절사형(truncated) 구조로 설계하여 칩 면적과 전력소모가 감소되도록 하였다. Verilog-HDL로 설계된 64점 FFT/IFFT 코어는 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 28,100 게이트로 합성되었으며, 추출된 게이트 레벨 netlist와 SDF를 이용한 타이밍 시뮬레이션 결과, 50-MHz＠2.5-V로 안전하게 동작하는 것으로 검증되어 64점 FFT/IFFT 연산에 1.3-${\mu}\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어를 FPGA에 구현하여 다양한 테스트 벡터로 동작시킨 결과 정상 동작함을 확인하였으며, 50-dB 이상의 신호대잡음비(SNR) 성능과 50-MHz＠2.5-V 동작조건에서 약 69.3-mW의 평균 전력모소를 나타내었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.503-506
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• 1998

본 연구에서는 방대한 양의 데이터를 실시간으로 처리하기 위한 병렬 고속 디지털 신호처리시스템을 제안한다. 시스템의 성능을 평가할 수 있는 확률적인 분석방법을 제시하며, FFT 와 같이 보드간 또는 프로세서간 통신부담이 많은 알고리즘과 행렬연산과 같이 통신부담이 적은 알고리즘에 적용하여 본다. 제안한 시스템의 다양한 구성에 대하여 두 가지 알고리듬의 성능을 확률적 방법으로 평가하였으며, 그 결과는 알고리즘 분석에 듸한 성능수치와 근접함을 확인하였다. FFT는 프로세서 개수가 증가해도 보드수가 많아지면 성능이 감소하였으며, 행렬연산은 프로세서 개수에 비례하여 시스템의 성능이 선형적으로 증가함을 확인하였다.