• Journal of the Korean Data and Information Science Society
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• 제17권2호
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• pp.437-447
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• 2006

Error Correcting Output Coding(ECOC) is used to solve multi-class problem. It is known that it improves the classification accuracy. In this paper, we compared various criteria to design code matrix while encoding. In addition. we prorpose an ensemble which uses the ability of each classifier while decoding. We investigate the justification of the proposed method through real data and synthetic data.

• Nuclear Engineering and Technology
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• 제50권8호
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• pp.1306-1313
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• 2018

The randomness and incipient nature of certain faults in reactor systems warrant a robust and dynamic detection mechanism. Existing models and methods for fault diagnosis using different mathematical/statistical inferences lack incipient and novel faults detection capability. To this end, we propose a fault diagnosis method that utilizes the flexibility of data-driven Support Vector Machine (SVM) for component-level fault diagnosis. The technique integrates separately-built, separately-trained, specialized SVM modules capable of component-level fault diagnosis into a coherent intelligent system, with each SVM module monitoring sub-units of the reactor coolant system. To evaluate the model, marginal faults selected from the failure mode and effect analysis (FMEA) are simulated in the steam generator and pressure boundary of the Chinese CNP300 PWR (Qinshan I NPP) reactor coolant system, using a best-estimate thermal-hydraulic code, RELAP5/SCDAP Mod4.0. Multiclass SVM model is trained with component level parameters that represent the steady state and selected faults in the components. For optimization purposes, we considered and compared the performances of different multiclass models in MATLAB, using different coding matrices, as well as different kernel functions on the representative data derived from the simulation of Qinshan I NPP. An optimum predictive model - the Error Correcting Output Code (ECOC) with TenaryComplete coding matrix - was obtained from experiments, and utilized to diagnose the incipient faults. Some of the important diagnostic results and heuristic model evaluation methods are presented in this paper.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.273-276
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• 2000

Recently, Turbo code has been considered for channel coding in IMT-2000(International Mobile Telecommunication-2000) system, because it offers better error correcting capability than the traditional convolution/viterbi coding . In this paper, a turbo code decoder for speech transmission in IMT-2000 system with frame size 192 bits, constrait length K=3, generator polynomials G(5,7) and code rate R=1/3 is designed using SOVA(Soft Output Viterbi Algorithm) and block interleaver

• ETRI Journal
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• 제32권1호
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• pp.93-101
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• 2010

A true random number generator (TRNG) is widely used to generate secure random numbers for encryption, digital signatures, authentication, and so on in crypto-systems. Since TRNG is vulnerable to environmental changes, a deterministic function is normally used to reduce bias and improve the statistical properties of the TRNG output. In this paper, we propose a linear corrector for secure TRNG. The performance of a linear corrector is bounded by the minimum distance of the corresponding linear error correcting code. However, we show that it is possible to construct a linear corrector overcoming the minimum distance limitation. The proposed linear corrector shows better performance in terms of removing bias in that it can enlarge the acceptable bias range of the raw TRNG output. Moreover, it is possible to efficiently implement this linear corrector using only XOR gates, which must have a suitable hardware size for embedded security systems.

• Journal of Electrical Engineering and Technology
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• 제12권3호
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• pp.1262-1270
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• 2017

Among various decoding algorithms of low-density parity-check (LDPC) codes, the min-sum (MS) algorithm and its modified algorithms are widely adopted because of their computational simplicity compared to the sum-product (SP) algorithm with slight loss of decoding performance. In the MS algorithm, the magnitude of the output message from a check node (CN) processing unit is decided by either the smallest or the next smallest input message which are denoted as min1 and min2, respectively. It has been shown that multiplying a scaling factor to the output of CN message will improve the decoding performance. Further, Zhong et al. have shown that multiplying different scaling factors (called a 2-dimensional scaling) to min1 and min2 much increases the performance of the LDPC decoder. In this paper, the simplified 2-dimensional scaled (S2DS) MS algorithm is proposed. In the proposed algorithm, we figure out a pair of the most efficient scaling factors which multiplications can be replaced with combinations of addition and shift operations. Furthermore, one scaling operation is approximated by the difference between min1 and min2. The simulation results show that S2DS achieves the error correcting performance which is close to or outperforms the SP algorithm regardless of coding rates, and its computational complexity is the lowest comparing to modified versions of MS algorithms.

• 한국정보전자통신기술학회논문지
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• 제11권4호
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• pp.430-435
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• 2018

본 논문에서는 부호 길이가 작은 LCPC 부호에 대한 개선된 복호 방식을 제안하였다. LCPC 부호는 터보 부호나 LDPC 부호에 비해 복잡도가 낮고 요구되는 메모리도 적어 IoT 단말 간 통신에 적합하다. IoT 단말은 에너지가 제한되어 있어서 복잡도가 낮아야 하며 종단 간 지연 시간이 짧아야 하는 경우가 많다. 또한, 전송되는 패킷 길이가 작고 IoT 단말의 신호 처리 능력이 작기 때문에 LCPC 부호 시스템이 가능한 한 간단해야 한다. LCPC 부호는 단일 오류는 모두 정정할 수 있고 2개의 오류 중 일부를 정정할 수 있다. 본 논문에서는 변조기 출력단의 소프트 값을 이용하여 2개의 오류를 모두 정정함으로서 복잡도를 증가시키지 않고서도 비트 오율 성능을 개선하였다. 본 논문에서 제안한 복호 방식을 이용하여 시뮬레이션을 한 결과 기존의 복호 방식에 비해 $10^{-4}$의 비트 오율에서 약 1.1[dB]의 부호 이득을 얻을 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.478-481
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• 2000

In this paper, we propose a joint coding system for still images using source coding and powerful error correcting code schemes. Our system comprises an LVQ (lattice vector quantization) source coding for wavelet transformed images and turbo coding for channel coding. The parameters of the image encoder and channel encoder have been optimized for an n-D (dimension) cubic lattice (D$_{n}$, Z$_{n}$), parallel concatenation fur two simple RSC (recursive systematic convolutional code) and an interleaver. For decoding the received image in the case of the AWGN (additive white gaussian noise) channel, we used an iterative joint source-channel decoding algorithm for a SISO (soft-input soft-output) MAP (maximum a posteriori) module. The performance of transmission system has been evaluated in the PSNR, BER and iteration times. A very small degradation of the PSNR and an improvement in BER were compared to a system without joint source-channel decoding at the input of the receiver.ver.

• 한국통신학회논문지
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• 제38C권6호
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• pp.540-549
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• 2013

본 논문에서는 멀티 레벨 셀 낸드 플래시 메모리에서 연판정 에러 정정을 위한 적응적 비균일 양자화기를 제안한다. 기존의 최대 상호 정보(maximum mutual information) 양자화기는 최적의 연판정 에러 정정 성능을 보이지만, 소모적인 탐색(exhaustive search)으로 인하여 많은 계산량을 요구한다. 본 논문에서 제안된 양자화기는 최대 여섯 개의 파라미터로 표현되는 간단한 구조를 갖고 있어 연산량이 적다. 또한 제안된 양자화기는 쓰기 심볼과 읽기 심볼 사이의 상호 정보를 최대화하는 방향으로 파라미터 값의 최적화시키므로, 최대 상호 정보 양자화기에 근접하는 우수한 연판정 에러 정정 성능을 보인다.

• 한국통신학회논문지
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• 제33권10C호
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• pp.798-804
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• 2008

본 논문에서는 마이크로프로세서의 영상 정보 처리 시 L2 캐시의 오류검출 및 정정 회로의 저 전력을 구현하기 위한 오류정정 회로를 제안 하였다. 영상 정보 처리 시에 마이크로프로세서의 L2 캐시에 접근하는 입출력 데이터를 분석하기 위하여 Simplescalar-ARM 사용하여 데이터 입출력에 대한 빈도와 32 bit 처리를 위한 각 bit에 대한 변화율에 대해서 분석한다. 변화량이 많은 비트와 변화량이 적은 비트를 추출하고, 변화의 유사성을 가지는 비트들의 배치를 고려하여 저 전력을 구현할 수 있는 H-matrix를 제안하고 회로를 구현한다. H-spice를 이용하여 구현된 회로와 기존 마이크로프로세서에서 사용하는 Odd-weight-column code의 전력소모에 대한 비교를 위하여 시뮬레이션을 수행하였다. 실험결과 Odd-weight-column code 대비 17%의 소비전력을 감소시킬 수 있었다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.14-23
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• 2002

본 논문에서는 SOVA(Soft Output Viterbi Algorithm)를 이용한 터보 복호기의 최적화된 설계를 위하여 두 가지 방법을 적용하고 검증하였다. 첫 번째 방법은 생존 경로를 찾기 위한 역추적9trace back) 회로와 2단 SOVA의 가중치 인자(weighting factor)를 찾기 위한 2단 역추적 회로를 동시에 적용시키는 것이다. 이 방법을 적용할 경우 두 단계의 기능을 동시에 수행하도록 하여 레지스터 교환 방식 혹은 역추적 회로만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자(scalling factor)를 적용하여 디코더의 수행 시 발생된 왜곡을 보상하는 것이다. 이 방법을 부호율 1/3, 256 비트의 프레임 사이즈를 가지는 8-state SOVA 디코더에 적용하여 0.25에서 0.33사이의 비례 축소 인자 값을 얻을 수 있었다. 이에 따라 10E-4의 BER(에러율)에서 비례 축소인자가 없는 시스템에 비해 2dB의 SNR(신호 대 잡음비) 성능 향상이 있었다. 이렇게 제시된 방법을 바탕으로 Xillinx XCV 1000E FPGA를 이용하여 검증한 결과 256비트 프레임 사이즈의 경우 최대 33.6MHz 주파수에서 동작하였으며, 845 클럭의 지연속도를 가지고 175K개의 케이트 수를 가지는 단일 칩으로 동작을 검증하였다.