• 전기전자학회논문지
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• 제19권4호
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• pp.583-589
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• 2015

HEVC CABAC에서는 하나의 빈을 부호화한 후 확률 모델을 업데이트하고, 업데이트된 확률 모델로 다음 빈을 부호화한다. 기존 CABAC 부호화기는 매 사이클마다 1개의 빈밖에는 부호화하지 못하여 처리율을 향상시킬 수 없었다. 본 논문에서는 확률 모델의 업데이트가 필요없는 우회 빈을 병렬처리 함으로서 처리율을 높인 HEVC CABAC 부호화기를 제안한다. 설계된 CABAC 부호화기는 매 사이클마다 1개의 정규 빈을 처리하거나 최대 4개의 우회 빈을 처리할 수 있으며, 평균적으로 매 사이클당 1.15~1.92개의 빈을 처리한다. 0.18 um 공정에서 합성한 결과, 게이트 수는 메모리를 포함하여 78,698 게이트, 최대 동작 속도는 136 MHz, 최대 처리율은 261 Mbin/s이다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.774-780
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• 2017

본 논문은 HEVC의 엔트로피 코딩방법인 CABAC 부호화기를 위한 효율적인 이진 산술 부호화기 하드웨어 구조를 제안한다. CABAC은 HEVC 표준에서 사용되는 엔트로피 코딩 방법으로 통계적 중복성을 제거하여 영상의 높은 압축률을 지원한다. 하지만 이진 산술 부호화(Binary Arithmetic Encode)는 데이터 간의 의존 관계가 높아 병렬처리가 어렵고 실시간 처리의 지연이 발생 된다. 제안하는 이진 산술 부호화기는 입력으로 들어오는 빈을 고속으로 처리하기 위하여 재정규화 과정을 분리 시켜 동작하도록 설계한다. 기존의 반복적인 알고리즘을 병렬적으로 처리함으로써 최대지연시간(Critical Path)을 최적으로 줄일 수 있는 4단계의 파이프라인 구조로 설계하였다. 또한, 멀티-빈 구조를 적용하여 클록 사이클 당 3개의 빈을 처리한다. 제안하는 CABAC의 이진 산술 부호화기는 Verilog-HDL로 설계하였으며 65nm 공정으로 합성하였다. 합성 결과 게이트수는 8.07K 이며 최대 동작주파수는 769MHz로 최대 빈 처리량은 2307Mbin/s이다. 제안하는 하드웨어 구조는 기존의 이진 산술 부호화기와 비교하여 최대 빈 처리량이 26% 만큼 증가 하였다.

• 한국통신학회논문지
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• 제41권2호
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• pp.163-171
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• 2016

고속으로 주행하는 열차의 정확한 위치를 차상에서 검지하기 위해서는 지상에 설치된 트랜스폰더 태그로부터 위치정보를 정확하고 신속하게 수신하는 것이 필수적이다. 본 논문에서는 고속용으로 개발중인 트랜스폰더시스템의 텔레그램 적용을 위해 텔레그램 복호화(decoding) 속도를 개선하기 위한 병렬 디스크램블링 기법을 제안하였다. 텔레그램은 유저 데이터를 스크램블링(scrambling)하는 부호화(encoding) 과정을 거쳐 트랜스폰더 태그에 저장되므로, 트랜스폰더 리더가 유저 데이터를 복호화(decoding)하는 과정에서 디스크램블링(descrambling)이 필수적이다. 본 논문에서는 디스크램블링 시프트 레지스터 회로 구조 분석을 통해 텔레그램의 병렬 디스크램블링 기법을 제안하고, 제안된 기법을 사용할 경우 기존 방식에 비해 필요 클락 수를 현저히 낮출 수 있음을 보였다.

• 방송공학회논문지
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• 제15권3호
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• pp.380-390
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• 2010

가장 최근에 표준화가 완료된 동영상 압축 코덱인 H.264/AVC는 율-왜곡 최적화를 사용하여 압축률이 상당히 향상되었다. 율-왜곡 최적화는 다수의 후보 모드들 중에서 최적의 모드를 결정하기 위한 수단이며, 모든 모드에 대하여 라그랑지안 비용을 계산하여 그 비용이 가장 적은 모드를 최적의 모드로 결정한다. 하지만 이 방법의 사용으로 인하여 H.264/AVC 부호기의 계산 복잡도가 상당히 증가하였다. 본 논문에서는 H.264/AVC의 화면 내 예측 부호화의 율-왜곡 최적화의 사용으로 인한 계산 복잡도를 감소시키는 고속 화면 내 예측 모드 결정 방법을 제안한다. 제안된 방법은 Intra$4{\times}4$와 Chroma Intra의 부호화 속도를 향상시키기 위하여 최고 확률 모드(MPM)가 가장 최적의 예측 모드인 경우를 미리 판단하여, 이 경우에는 율-왜곡 최적화 과정을 생략하고 최고 확률 모드를 사용하여 부호화한다. 또한 이 방법을 색차 화면 내 예측 모드에 유사하게 적용하였다. 실험 결과, 제안된 방법은 PSNR (Peak Signal-to-Noise Ratio) 손실이 거의 없이 평균 약 63%의 부호화 시간을 절약하였다.

• 대한전자공학회논문지SD
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• 제41권7호
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• pp.53-61
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• 2004

본 논문에서는 고속의 곱셈-누적 연산을 수행할 수 있는 새로운 MAC(Multiplier- Accumulator)의 구조를 제안하였다. 부분 곱의 생성을 위해서 1의 보수 기반의 고속 Booth 알고리즘(Modified Booth Algorithm, MBA)를 이용하였고 다수의 부분 곱을 더하기 위해서 CSA(Carry Save Adder)를 이용하였다. 부분 곱을 더하는 과정에서 Booth 인코딩 시 이용한 1의 보수 체계를 2의 보수 체계로 보상하고 이전 합과 캐리를 누적하는 연산을 수행하여 고속의 누적 연산이 가능한 구조를 제안한다. 또한 부분 곱의 덧셈에서 하위 비트들을 2 비트 CLA(Carry Look-ahead Adder)를 이용하여 연산함으로써 최종 덧셈기의 입력 비트수를 줄임으로써 전체적인 임계경로를 감소시켰다. 제안된 MAC을 JPEG2000을 위한 DWT (Discrete Wavelet Transform) 필터링 연산에 적용하여 고속의 디지털 신호처리가 가능함을 보였고 기존의 연구와 비교하여 향상된 성능을 보이는 것을 확인하였다.

• 한국멀티미디어학회논문지
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• 제9권2호
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• pp.244-254
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• 2006

본 논문은 고속 IP 검색을 위해 거대한 포워딩 테이블을 인덱싱하는 트라이(trie)를 캐시에 저장할 수 있는 작은 크기로 압축하는 복합적 기법을 제안한다. 본 논문의 복합적 기법은 bit-map과 controlled-prefix 기법을 복합한 것으로 저속의 주 메모리 검색을 약간의 계산을 포함한 고속 메모리 검색으로 대체한다. bit-map 트라이 압축 기법은 트라이의 인덱스와 자식 포인터를 각각 하나의 비트로 표시한다. 예를 들면 한 노드가 n bit 대표할 때 bit-map은 노드에서 연결된 $2^n$개의 인덱스와 자식 링크를 $2^{n-1}$ bit로 표시함으로써 높은 메모리 압축효과를 제공한다. controlled-prefix 기법은 주어진 트라이 계층 개수에 대해 각 계층의 깊이(stride) 즉, 트라이의 각 계층의 최상위 노드가 대표할 비트의 개수를 결정한다. 이때 controlled-prefix 기법은 주어진 트라이 계층 개수에 대해 최소의 트라이 크기를 구하기 위해 동적 프로그래밍(dynamic programming) 기법을 사용한다. 본 연구는 트라이 계층 개수에 따라 최적의 메모리 크기와 검색속도를 제시함으로써 시스템의 메모리 크기와 요구되는 검색속도에 맞추어 적절한 트라이 구조를 선택할 수 있는 기준을 제안한다.

• 반도체디스플레이기술학회지
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• 제10권4호
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• pp.7-13
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• 2011

In this paper, the IC(Integrated Circuit) for multi-channel synchronous communication was designed by using FPGA and VHDL language. The existing chips for synchronous communication that has been used commercially are composed for one to two channels. Therefore, when communication system with three channels or more is made, the cost becomes high and it becomes complicated for communication system to be realized and also has very little buffer, load that is placed into Microprocessor increases heavily in case of high speed communication or transmission of high-capacity data. The designed IC was improved the function and performance of communication system and reduced costs by designing 8 synchronous communication channels with only one IC, and it has the size of transmitter/receiver buffer with 1024 bytes respectively and consequently high speed communication became possible. It was designed with a communication signal of a form various encoding. To detect errors of communications, the CRC-ITU-T logic and channel MUX logic was designed with hardware logics so that the malfunction can be prevented and errors can be detected more easily and input/output port regarding each communication channel can be used flexibly and consequently the reliability of system was improved. In order to show the performance of designed IC, the test was conducted successfully in Quartus simulation and experiment and the excellence was compared with the 85C3016VSC of ZILOG company that are used widely as chips for synchronous communication.

• 반도체디스플레이기술학회지
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• 제10권3호
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• pp.1-6
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• 2011

In this paper, the IC(Integrated Circuit) for multi-channel synchronous communication was designed by using FPGA and VHDL language. The existing chips for synchronous communication that has been used commercially are composed for one to two channels. Therefore, when communication system with three channels or more is made, the cost becomes high and it becomes complicated for communication system to be realized and also has very little buffer, load that is placed into Microprocessor increases heavily in case of high speed communication or transmission of high-capacity data. The designed IC was improved the function and performance of communication system and reduced costs by designing 8 synchronous communication channels with only one IC, and it has the size of transmitter/receiver buffer with 1024 bytes respectively and consequently high speed communication became possible. It was designed with a communication signal of a form various encoding. To detect errors of communications, the CRC-ITU-T logic and channel MUX logic was designed with hardware logics so that the malfunction can be prevented and errors can be detected more easily and input/output port regarding each communication channel can be used flexibly and consequently the reliability of system was improved. In order to show the performance of designed IC, the test was conducted successfully in Quartus simulation and experiment and the excellence was compared with the 85C3016VSC of ZILOG company that are used widely as chips for synchronous communication.

• 한국통신학회논문지
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• 제35권3C호
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• pp.255-263
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• 2010

본 논문에서는 60GHz WPAN (Wireless Personal Area Network) 시스템에서 릴레이를 이용한 협력 통신 기법을 제안하였다. 60GHz 대역은 LOS (Line-Of Sight)가 보장되어 있지 않은 경우 통신이 불가능하고 거리에 따른 신호 감쇄가 심하기 때문에 릴레이를 이용한 협력 통신 기법이 효과적이다. LOS가 존재하는 환경에서도 수신단이 송신단으로부터 받은 데이터뿐만 아니라 릴레이를 통해 데이터를 수신한다면 수신된 정보의 신뢰성을 높일 수 있다. 하지만 이 경우에 송신단이 데이터를 전송하는 시간뿐만 아니라 릴레이가 데이터를 전송하는 시간이 필요하기 때문에 정보의 전송률이 저하된다. 본 논문에서는 이러한 문제점을 해결하기 위하여 협력 통신 시스템에 적합한 Reed-Solomon(RS) code와 convolutional code(CC)의 직렬 연접 부호 구조를 이용하여 이러한 단점을 최소화 한다. 제안하는 협력 통신 기법은 릴레이에서 systematic RS code의 parity만을 convolutional code로 인코딩하여 전송하므로, 릴레이가 전송해야 하는 데이터의 양이 매우 적어 시스템의 전송 효율을 향상시킨다.

• 융합신호처리학회논문지
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• 제21권2호
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• pp.55-60
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• 2020

본 논문에서는 우선순위와 문턱치를 가지고 최적 후보의 조기 탐지를 이용한 움직임 추정의 고속 블록 매칭 알고리즘을 제안한다. 전 영역 탐색(full search) 알고리즘의 계산량을 줄이기 위해 많은 고속 움직임 추정 알고리즘이 발표되었지만, 여전히 움직임 추정 성능을 향상시키기 위한 많은 연구가 보고되고 있다. 제안된 알고리즘은 이전 부분 매칭 오류에서 우선순위가 높은 각 후보에 대한 블록 매칭 오류를 계산한다. 제안된 알고리즘은 대부분의 기존 고속 블록 매칭 알고리즘에 추가적으로 적용하여 속도를 높일 수 있다. 그렇게 함으로써 최소 오류 지점을 조기에 찾고 불가능한 후보에 대한 불필요한 계산을 줄임으로써 속도를 높일 수 있다. 제안된 알고리즘은 전 영역 탐색 알고리즘과 동일한 예측 화질을 가지면서 기존의 고속 무손실 탐색 알고리즘보다 적은 계산을 사용한다. 실험결과로서, 제안된 알고리즘은 예측 화질 저하 없이 PDE 및 전 영역 탐색 방법의 계산에 비해 30 ~ 70%까지 줄일 수 있으며, 다른 고속 손실 알고리즘을 사용하면 더욱 감소시키는 것으로 나타났다.