• 한국인터넷방송통신학회논문지
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• 제16권1호
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• pp.233-238
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• 2016

근래에 임베디드 프로세서의 성능을 향상시키기 위하여 멀티코어 프로세서 구조가 널리 이용되고 있다. 이러한 멀티코어 프로세서는 크게 대칭적 구조와 비대칭적 구조로 나뉘며, 비대칭적 멀티코어 프로세서가 대칭적 멀티코어 프로세서에 비하여 더욱 성능이 높고 효율적이라고 알려져 있다. 본 논문에서는 임베디드 프로세서에 대하여 이것을 확인하기 위하여, 다양한 구성을 갖는 비대칭적 임베디드 듀얼코어, 쿼드코어, 옥타코어 및 헥사데카코어 프로세서에 대하여 MiBench 벤치마크를 입력으로 하여 모의실험을 수행하여 그 성능을 측정하였다. 또한, 비슷한 하드웨어 규모의 대칭적 임베디드 멀티코어 프로세서와 비교하여 성능의 우수성을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.357-360
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• 2001

As SOC design methodology becomes popular, processors, the essential core in embedded system are required to be designed fast and supported to customers with expansive behavior description. This paper presents new methodology to meet such goals with designer configurable instruction set simulator for processors. This paper proposes new language called PML(Processor Modeling Language), which is based on microprogramming scheme and is also successful in most behavior of processors. By using this, we can describe scalar processor very efficiently with by-far faster simulation speed in compared with HDL model.

• Journal of information and communication convergence engineering
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• 제12권3호
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• pp.145-153
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• 2014

The improvements of embedded processors make future technologies including wireless sensor network and internet of things feasible. These applications firstly gather information from target field through wireless network. However, this networking process is highly vulnerable to malicious attacks including eavesdropping and forgery. In order to ensure secure and robust networking, information should be kept in secret with cryptography. Well known approach is public key cryptography and this algorithm consists of finite field arithmetic. There are many works considering high speed finite field arithmetic. One of the famous approach is Montgomery multiplication. In this study, we investigated Montgomery multiplication for public key cryptography on embedded microprocessors. This paper includes helpful information on Montgomery multiplication implementation methods and techniques for various target devices including 8-bit and 16-bit microprocessors. Further, we expect that the results reported in this paper will become part of a reference book for advanced Montgomery multiplication methods for future researchers.

• 대한임베디드공학회논문지
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• 제14권1호
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• pp.51-61
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• 2019

There are strict evaluation processes before using new processors to satellites. Engineers evaluate processors from various viewpoints including specification, development environment, and cost. From a viewpoint of computation power, manufacturers provide benchmark results with processors, and engineers decide which processors are adequate to their satellites by comparing the benchmark results with requirements of their satellites. However, the benchmark results depends on a test environment of manufacturers, and it is quite difficult to achieve similar performance in a target environment. Therefore, it is necessary to evaluate the processors in the target environment. This paper compares performance of a processor, AT697F/LEON2, in software testbed (STB) with three development boards of XC2V/LEON3, GR712RC/LEON3, and GR740/LEON4. Seven benchmark functions of Dhrystone, Stanford, Coremark, Whetstone, Flops, NBench, and MiBench are selected. Results are analyzed with hardware and software properties: hardware properties of core architecture, number of cores, cache, and memory; and software properties of build options and compilers. Based on the analysis, this paper describes a guideline for choosing processors for next generation satellites.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.353-356
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• 2000

In this paper, a high-performance and small-area floating-point divider, which is suitable for embedded processors and supports all rounding modes defined by IEEE 754 standard, is designed using the series expansion algorithm. This divider shares and fully utilizes the two MAC units for quadratical convergence to the correct quotient. The area increase of two MAC units due to the division is minimized in this design, so that it can be suitable for embedded processors. The tested HDL codes are synthesized and optimized with 0.35$\mu\textrm{m}$ CMOS standard celt libraries. The results show that the latency of the synthesized divider is 17.43 ㎱ in worst condition. But, the divider calculates the correct rounded quotient through only 6 cycles.

• Journal of Computing Science and Engineering
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• 제9권4호
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• pp.177-189
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• 2015

High-performance processors using Non-Uniform Cache Architecture (NUCA) are increasingly used to deal with the growing wire delays in multicore/manycore processors. Due to the convergence of high-performance computing with embedded computing, NUCA caches are expected to benefit high-end embedded systems as well. However, for real-time systems that use multicore processors with NUCA caches, it is crucial to bound worst-case execution time (WCET) accurately and safely. In this paper, we developed a WCET analysis approach by considering the effect of static NUCA caches on WCET. We compared the WCET in real-time applications with different topologies of static NUCA caches. Our experimental results demonstrated that the static NUCA cache could improve the worst-case performance of realtime applications using multicore processor compared to the cache with uniform access time.

• 전자공학회논문지CI
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• 제44권1호
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• pp.1-9
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• 2007

임베디드 프로세서는 총 에너지소모량 가운데 대략 40% 이상을 캐시에서 소모하고 있으므로 에너지-효율적 고성능 데이터 캐시 구조를 필요로 한다. 본 논문에서는 임베디드 프로세서를 위한 저전력 선인출 데이터캐시 구조를 제안하였다. 제안한 데이터캐시 구조는 선인출장치(prefetching unit)를 포함한 기존 데이터캐시 구조에 태그히스토리 테이블(tag history table)을 구비함으로써 요구인출 및 선인출시 발생하는 태그메모리 병렬탐색 횟수를 감소시켰다. 이와 같은 전략적인 캐시 구조는 적은 하드웨어 비용으로 병렬탐색을 위한 전력소모를 현저히 줄일 수 있다. 실험을 통하여 제안한 데이터캐시 구조가 기존 선인출 데이터캐시 구조와 동일한 성능을 유지하면서 낮은 전력을 요구함을 확인하였다.

• 제어로봇시스템학회논문지
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• 제21권11호
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• pp.989-995
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• 2015

Due to the recent increase of the importance and demand of security services, the importance of a surveillance monitor system that makes an automatic security system possible is increasing. As the market for surveillance monitor systems is growing, price competitiveness is becoming important. As a result of this trend, surveillance monitor systems based on an embedded system are widely used. In this paper, an object detection algorithm based on an embedded system for a surveillance monitor system is introduced. To apply the object detection algorithm to the embedded system, the most important issue is the efficient use of resources, such as memory and processors. Therefore, designing an appropriate algorithm considering the limit of resources is required. The proposed algorithm uses two background models; therefore, the embedded system is designed to have two independent processors. One processor checks the sub-background models for if there are any changes with high update frequency, and another processor makes the main background model, which is used for object detection. In this way, a background model will be made with images that have no objects to detect and improve the object detection performance. The object detection algorithm utilizes one-dimensional histogram distribution, which makes the detection faster. The proposed object detection algorithm works fast and accurately even in a low-priced embedded system.

• 한국정보통신학회논문지
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• 제9권6호
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• pp.1211-1217
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• 2005

Embedded system은 소수의 System-On-Chip (SOC)으로 대부분의 기능이 구현되어지는 추세이며, 이러한 SOC의 구조는 대체로 RISC 기반의 내장 마이크로프로세서를 중심으로 발전해 왔다. 하지만 RISC 기반의 ARM, MIPS등의 범용 프로세서들은 점차 그 필요성이 커지고 있는 네트워크 기능과 멀티미디어 처리 기능 등에 대해서는 많은 고려 없이 설계된 프로세서들이다. 소규모 사업자 및 개인 사용자를 위한 네트워크 기기의 경우는 가격대비 성능이 우수한 제품이 시장을 차지하는데 유리하므로, 지금까지 대부분의 경우에서 전용 하드웨어를 사용하지 않고, PHY와 MAC layer 일부의 기본적인 기능을 제외한 나머지 네트워크 기능을 모두 상기한 내장 마이크로프로세서로 처리하고 있다. VDSL, FTTH과 같이 고속 인터넷을 가능하게 하는 기술이 발전함에 따라, 기존의 범용 프로세서에 기반을 둔 네트워크 기기는 빠른 속도로 그 성능의 한계에 다다르고 있다. 이는 단순히 프로세서의 동작 속도를 높이는 것으로 해결할 수 있는 문제가 아닌 것으로 보이며, 네트워크 프로토콜의 처리에 최적화 되어 있지 않은 범용 프로세서의 사용에 근본적인 문제점이 있다고 하겠다. 본 연구를 통하여 네트워크 기능 수행에 효율적인 네트워크 프로세서를 설계하고 이를 Home gateway용 SOC에 내장하고 성능을 측정하여 그 상용화 가능성을 타진한다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1553-1557
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• 2004

임베디드 하드웨어 유전자 알고리즘을 위한 실시간 처리 시스템을 설계하였다. 제안된 시스템은 유전자 알고리즘의 기본 모듈인 selection, crossover, 및 mutation과 evaluation을 병행적으로 동작시키기 위해서 이중 프로세서로 구현하였다. 구현된 시스템은 두개의 Xscale 프로세서와 진화 하드웨어가 내장된 FPGA 로 구성되었다. 또한 본 시스템은 유전자 알고리즘의 기본 모듈 수행이 두 개의 프로세서에 자동으로 균등 배분되는 구조를 지니고 있어, 유전자 알고리즘 처리의 효율성을 극대화 할 수 있다. 제안된 임베디드 하드웨어 유전자 알고리즘 처리 시스템은 임베디드 리눅스 운영체제에서 수행되며 진화 하드웨어에서 실시간으로 처리된다. 또한 제안된 이중 프로세서의 각 프로세서 모듈은 동일한 구조로 가지고 있으므로 여러 개의 모듈을 직렬 연결하여 빠른 하드웨어 유전자 알고리즘 실시간 처리에 그대로 사용될 수 있다.