• 한국전자통신학회논문지
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• 제5권2호
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• pp.158-163
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• 2010

본 연구에서는 Chua 회로의 선형 요소인 R, L C 성분의 요소 중에서 포화 특성을 가지고 있어 상용화된 제품으로는 제작 구현이 어려운 L 성분을 C 성분으로 대체하는 간략화한 Chua's 회로를 실제 하드웨어를 이용하여 제작하고 그 결과로 얻은 생성된 카오스 어트랙터를 기존의 Chua's 회로와 비교하였다.

• International Journal of Automotive Technology
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• 제8권2호
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• pp.203-209
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• 2007

As the vehicle electronic control technology quickly grows and becomes more sophisticated, a more efficient means than the traditional in-vehicle driving test is required for the design, testing, and tuning of electronic control units (ECU). For this purpose, the hardware-in-the-loop simulation (HILS) scheme is very promising, since significant portions of actual driving test procedures can be replaced by HIL simulation. The HILS incorporates hardware components in the numerical simulation environment, and this yields results with better credibility than pure numerical simulations can offer. In this study, a HILS system has been developed for ESP (Electronic Stability Program) ECUs. The system consists of the hardware component, which that includes the hydraulic brake mechanism and an ESP ECU, the software component, which virtually implements vehicle dynamics with visualization, and the interface component, which links these two parts together. The validity of HIL simulation is largely contingent upon the accuracy of the vehicle model. To account for this, the HILS system in this research used the commercial software CarSim to generate a detailed full vehicle model, and its parameters were set by using design data, SPMD (Suspension Parameter Measurement Device) data, and data from actual vehicle tests. Using the developed HILS system, performance of a commercial ESP ECU was evaluated for a virtual vehicle under various driving conditions. This HILS system, with its reliability, will be used in various applications that include durability testing, benchmarking and comparison of commercial ECUs, and detection of fault and malfunction of ESP ECUs.

• 항공우주시스템공학회지
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• 제16권4호
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• pp.10-16
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• 2022

항공 시스템은 소프트웨어·하드웨어 복합 형태로 개발되므로, 관련 가이드라인의 적용 필요성이 증가하고 있다. 그러나 현재 국내의 항공 시스템에 전자 하드웨어와 관련한 국제 개발 가이드라인을 체계적으로 적용한 경우는 흔치 않다. 따라서, 본 연구에서는 초정밀 GPS 보정시스템(SBAS; Satellite Based Augmentation System) 개발·구축의 KASS(Korea Augmentation Satellite System) 성능적합증명 수행을 사례로 항공(우주)용 전자 하드웨어 개발 가이드라인인 DO-254와 ECSS-Q-ST-60-02C의 비교 분석 연구를 목적으로 한다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2000년도 추계종합학술대회논문집
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• pp.165-168
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• 2000

In this paper, we propose a method, an optimized architecture of a device with an image signal process of a field unit to minimize the flick phenomenon that happens in direction of a color temperature at a color tone change. The proposed IIR loop filter has an optimized architecture and reduced hardware compared with previous filters. In order to achieve the optimization for the hardware complexity. It is designed by time-multiplexing architecture. The proposed IIR loop filter is synthesized by using the STD90 0.35um cell library.

• 센서학회지
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• 제10권5호
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• pp.279-285
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• 2001

본 논문에서는 동맥혈중 이산화탄소 분압을 실시간으로 추정하는 capnograph 시스템에 상용되는 대부분 NDIR 흡수식(non-dispersive infrared absorption) 광챔버와 신호처리회로를 설계 및 구현하였다. 광챔버 설계시 일반 정상인의 capnogram을 주파수 분석하여 적합한 광쵸핑 주파수를 결정한 뒤, 이에 근거하여 시간응답을 고려한 광챔버를 설계하였으며, 열잡음에 대한 영향을 줄이기 위해 2광원 1센서 방식의 $CO_2$ 농도 신호처리회로를 구현하였다. 구현된 광챔버에 대한 가스배출시간을 조사하였으며 신호처리회로를 외부 온도 변화 실험에 적용한 결과 2광원 1센서 방식이 안정된 출력 신호를 얻을 수 있음을 확인하였고, 실제 사람의 호흡에 대한 실험결과 정상적인 capnogram 형태의 $CO_2$ 농도 변화 곡선을 보였다.

• ETRI Journal
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• 제45권2호
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• pp.254-266
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• 2023

This paper investigates the effect of hardware impairments (HIs) and imperfect channel state information (ICSI) on a SWIPT-assisted adaptive nonorthogonal multiple access (NOMA)/orthogonal multiple access (OMA) system over independent and nonidentical Rayleigh fading channels. In the NOMA mode, the energy-constrained near users act as a relay to improve the performance for the far users. The OMA transmission mode is adopted to avoid a complete outage when NOMA is infeasible. The best user selection scheme is considered to maximize the energy harvested and avoid error propagation. To characterize the performance of the proposed systems, closed-form and asymptotic expressions of the outage probability for both near and far users are studied. Moreover, exact and approximate expressions of the ergodic rate for near and far users are investigated. Simulation results are provided to verify our theoretical analysis and confirm the superiority of the proposed NOMA/OMA scheme in comparison with the conventional NOMA and OMA protocol with/without HIs and ICSI.

• 전기전자학회논문지
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• 제6권1호
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• pp.80-86
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• 2002

본 논문에서는 2차원 분할을 이용한 병렬 처리가 가능한 리프팅 스킴(lifting scheme) DWT(Discrete Wavelet Transform)를 구현하는 하드웨어 구조를 제안한다. 기존의 DWT 하드웨어 구조는 웨이블릿(Wavelet) 변환이 갖는 특성 때문에 병렬 처리 구조를 구현하는 데 있어서 메모리와 하드웨어 자원이 많이 필요하였다. 제안된 구조는 기존의 구조와 달리 데이터 흐름을 분석하여, 분할 과정을 2차원으로 수행하는 방법을 제안하였다. 이러한 2차원 분할 방법을 파이프라인 구조를 사용하여 병렬 처리의 효율을 증가 시켜 50% 정도의 출력 지연의 감소된 결과를 얻을 수 있었다. 또한 데이터 흐름의 분석과 출력 지연의 감소는 내부 메모리의 사용을 감소 시했으며, 리프팅 스킴의 특성을 이용하여 외부 메모리의 사용을 감소시키는 결과를 얻을 수 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.183-183
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• 2010

3D Display type have software and hardware architecture in generally got low transmittance characteristics and high price product equipment. In this article, specified polarizer adopted MLA type structure have 3D display with hardware configuration and high transmission wide view angle. Method of screen printing type is adopted B/L system with simple structure.

• 한국정보전자통신기술학회논문지
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• 제9권4호
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• pp.414-418
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• 2016

본 논문은 저면적 gradient magnitude 연산을 위한 하드웨어 구조를 제안한다. 하드웨어 복잡도를 줄이기 위해 정사영 벡터의 특징 및 하드웨어 자원 공유기법을 이용했다. 제안된 하드웨어 구조는 gradient magnitude 연산 알고리즘의 변형 없이 구현되었기 때문에 gradient magnitude 데이터 품질의 열화 없이 구현될 수 있다. 제안된 저면적 gradient magnitude 연산 하드웨어는 Altera Quartus II v15.0 환경에서 Altera Cyclone VI (EP4CE115F29C7N) FPGA를 이용하여 구현되었다. 구현 결과, 기존 하드웨어 구조를 이용하여 구현한 연산기와의 비교에서 15%의 logic elements 및 38%의 embedded multiplier 절감 효과가 있음을 확인했다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.141-146
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• 2017

본 논문에서는 저전력 영상 특징 추출 하드웨어 설계를 위한 하드웨어 폴딩 기법 기반 저면적 Gradient magnitude 연산기 구조를 제안한다. 하드웨어 복잡도를 줄이기 위해 Gradient magnitude 벡터의 특징을 분석하여 기존 알고리즘을 하드웨어를 공유하여 사용할 수 있는 알고리즘으로 변경하여 Folding 구조가 적용될 수 있도록 했다. 제안된 하드웨어 구조는 기존 알고리즘의 특징을 최대한 이용했기 때문에 데이터 품질의 열화가 거의 없이 구현될 수 있다. 제안된 하드웨어 구조는 Altera Quartus II v16.0 환경에서 Altera Cyclone VI (EP4CE115F29C7N) FPGA를 이용하여 구현되었다. 구현 결과, 기존 하드웨어 구조를 이용하여 구현한 연산기와의 비교에서 41%의 logic elements, 62%의 embedded multiplier 절감 효과가 있음을 확인했다.