• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 학술대회지
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• pp.455-459
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• 2004

Electrostatic discharge(ESD) is a serious reliability concern. It causes approximately most of all field failures of integrated circuits. Inevitably, future IC technologies will shrink the dimensions of interconnects, gate oxides, and junction depths, causing ICs to be increasingly susceptible to ESD-induced damage [1][2][3]. This thesis shows the optimization of the ESD protection circuit based on the tested results of MM (Machine Model) and HBM (Human Body Model), regardless of existing Reference in fully silicided 0.18 um CMOS process. His thesis found that, by the formation of silicide in a source and drain contact, the dimensions around the contact had a less influence on the ESD robustness and the channel width had a large influence on the ESD robustness [8].

• 전자공학회논문지A
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• 제31A권12호
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• pp.64-70
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• 1994

In this paper, we inverstigated how a parricular internal inverter circuit, which is located far from the input protection in CMOS DRAM, can be easily damaged by external ESD stress, while the protection circuit remains intact. It is shown in a mega bit DRAM that the internal circuit can be safe from ESD by simply improving the input protection circuit. An inverter, which consists of a relatively small NMOSFET and a very large PMOSFET, is used to speed up DRAMs, and the small NMOSFET is vulnerable to ESD in case that the discharge current beyond the protection flows through the inverter to Vss or Vcc power lines on chip. This internal circuit damage can not be detected by only measuring input leakage currents, but by comparing the standby and on operating current before and after ESD stressing. It was esperimentally proven that the placement of parasitic bipolar transistor between input pad and power supply is very effective for ESD immunity.

• 전기전자학회논문지
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• 제10권2호통권19호
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• pp.141-148
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• 2006

In this study, the design of advanced LVDS(Low Voltage Differential Signaling) I/O interface circuit with new structural low triggering ESD (Electro-Static Discharge) protection circuit was investigated. Due to the differential transmission technique and low signal swing range, maximum transmission data ratio of designed LVDS transmitter was simulated to 5Gbps. And Zener Triggered SCR devices to protect the ESD Phenomenon were designed. This structure reduces the trigger voltage by making the zener junction between the lateral PNP and base of lateral NPN in SCR structure. The triggering voltage was simulated to 5.8V. Finally, The high speed I/O interface circuit with the low triggered ESD protection device in one-chip was designed.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.587-588
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• 2006

This paper presents the new structural zener triggered silicon-controlled rectifier (ZTSCR) electrostatic discharge (ESD) protection circuit. The proposed ESD protection circuit has lower triggering voltage than conventional circuits. The proposed ZTSCR has the triggering voltage of 4V. In the ESD event, this proposed novel ZTSCR ESD protection device could trigger quickly and provide an effective discharging path.

• 한국전기전자재료학회논문지
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• 제11권8호
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• pp.587-595
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• 1998

Transient thermal analysis simulations are carried out using a modeling program to understand the human body model HBM ESD. The devices were simulated a one-dimensional device subjected to ESD stress by solving Poison's equation, the continuity equation, and heat flow equation. A ramp rise with peak ESD voltage during rise time is applied to the device under test and then discharged exponentially through the device. LDD and NMOS structures were studied to evaluate ESD performance, snap back voltages, device heating. Junction heating results in the necessity for increased electron concentration in the space charge region to carry the current by the ESD HBM circuit. The doping profile adihacent to junction determines the amount of charge density and magnitude of the electric field, potential drop, and device heating. Shallow slopes of LDD tend to collect the negative charge and higher potential drops and device heating.

• 한국자동차공학회논문집
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• 제21권2호
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• pp.159-165
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• 2013

ESD damage by Charged Cable Model (CCM) is introduced. Due to its own impedance characteristic unlike Human Body Model (HBM) or Machine Model (MM) electric component can be destroyed even though it is located after typical protection circuit. Possible mechanism of ESD damage to automotive electric control unit (ECU) in vehicle environment by CCM discharge was investigated. Based on investigation, field-returned vehicle whose ECU is expected to be damaged by CCM discharge was tested to reproduce it and similar electric component destruction inside ECU was observed. Suggestions to reduce the possibility of ESD damage by CCM are introduced.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 제38회 하계학술대회
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• pp.256-257
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• 2007

정전기방전(Electro-Static Discharge)에 의한 피해는 전기전자제품의 파괴, 분체의 유도성 폭발, 도장 시 화재 등의 산업 각 분야에 걸쳐 인명이나 물질적 형태로 방대하게 발생하고 있다. 본 논문에서는 이와 같은 여러 형태의 ESD 피해형태 중 전기전자제품 관련분야에 대한 국내외적인 동향을 소개하고자 한다. 반도체, 디스플레이, 등 전기전자 산업분야의 소형화, 고속화는 ESD에 대한 민감도를 증가시키고 있으며, 전기전자 환경의 모든 산업분야에서 제품의 생산성, 신뢰성, 안전성에 커다란 영향을 미치고 있다. 그러므로 ESD 관련 국내 산업의 피해실태와 원인, ESD 방지를 위한 국내기술의 수준을 파악하고, 국제적인 기술동향을 분석하는 것은 매우 중요한 일이다. 이를 바탕으로 한 국내 관련 산업의 국제적인 경쟁력 확보를 위한 국가차원의 관리시스템 및 교육제도 도입성의 필요성을 제시하고자 한다.

• 전기전자학회논문지
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• 제23권3호
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• pp.1015-1019
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• 2019

본 논문에서는 트리거 전압과 감내 특성을 개선시키기 위해 HHVSCR의 구조적 변경을 바탕으로 Stack 기술을 적용한 새로운 ESD 보호 소자를 제안한다. 우선 HHVSCR과 제안된 ESD 보호 소자를 비교하여 트리거 전압과 홀딩 전압, 감내 특성을 확인하였고 게이트 길이에 대한 변수를 추가하였다. 마지막으로, 제안된 ESD 보호 소자와 Stack을 적용한 소자를 비교하여 트리거 전압과 홀딩 전압, 감내 특성을 비교하였다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2008년도 추계학술대회 논문집
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• pp.713-714
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• 2008

• 전기전자학회논문지
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• 제13권1호
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• pp.19-29
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• 2009

보호용 NMOS 소자 또는 lvtr_thyristor 소자를 사용하는 고주파 CMOS IC용 입력 ESD 보호회로 방식을 대상으로, 2차원 소자 시뮬레이터를 이용하는 DC 해석, 혼합모드 과도해석 및 AC 해석을 통해 보호용 소자내 격자온도 상승 및 입력버퍼단의 게이트 산화막 인가전압 측면에서의 HBM ESD 보호강도에 대한 심도 있는 비교 분석을 시도한다. 이를 위해, 입력 ESD 보호회로가 장착된 CMOS 칩의 입력 HBM 테스트 상황에 대한 등가회로 모델링 방법을 제시하고, 5가지 HBM 테스트 모드에 대해 최대 4개의 보호용 소자를 포함하는 혼합모드 과도 시뮬레이션을 시행하고 그 결과를 분석함으로써 실제 HBM 테스트에서 발생할 수 있는 문제점들에 대한 상세한 분석을 시도한다. 이러한 과정을 통해 고주파용 입력 보호회로로서의 두 가지 보호방식의 장단점에 대해 설명하는 한편, 각 보호용 소자의 설계와 관련되는 기준을 제시한다.