• 센서학회지
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• 제26권4호
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• pp.223-227
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• 2017

Conventional CMOS image sensors (CISs) have a trade-off relationship between dynamic range and sensitivity. In addition, their sensitivity is determined by the photodiode capacitance. In this paper, CISs that consist of dual-sensitivity photodiodes in a unit pixel are proposed for achieving wide dynamic ranges. In the proposed CIS, signal charges are generated in the dual photodiodes during integration, and these generated signal charges are accumulated in the floating-diffusion node. The signal charges generated in the high-sensitivity photodiodes are transferred to the input of the comparator through an additional source follower, and the signal voltages converted by the source follower are compared with a reference voltage in the comparator. The output voltage of the comparator determines which photodiode is selected. Therefore, the proposed CIS composed of dual-sensitivity photodiodes extends the dynamic range according to the intensity of light. A $94{\times}150$ pixel array image sensor was designed using a conventional $0.18{\mu}m$ CMOS process and its performance was simulated.

• 전자공학회논문지A
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• 제33A권5호
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• pp.212-221
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• 1996

A CMOS comparator is designed for low voltage and low power operations. The proposed comparator consists of a preadmplifier followed by a regenerative latch. The preasmplifier reduces the power consumption to a half with the power-down mode and the dynamic offsets of the latch, which is affected by each device mismatch, is statistically analyzed. The circuit is designed and simulated using a 0.8.mu.m n-well CMOS process and the dissipated power is 0.16mW at a 20MHz clock speed based on a 3V supply.

• 정보통신설비학회논문지
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• 제8권3호
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• pp.152-156
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• 2009

This paper designs and implements wake up module for WBAN/USN sensor node which is using dynamic reference voltage demodulation circuit. When a comparator is used in a system for detecting received voltage level, comparator must have a reference voltage. However, the reference voltage is fixed, the system can communicate only a few range because received voltage level is changing widely due to distance of the wireless sensor nodes. Therefore, the proposed wake up module employs a dynamic reference voltage demodulation circuit for increasing communication range.

• 한국전자통신학회논문지
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• 제16권3호
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• pp.417-422
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• 2021

본 논문에서는 시간영역 비교기를 응용한 ZQ 보정회로를 제안한다. 제안하는 비교기는 VCO기반으로 설계되었으며 전력소모를 감소시키기 위해 추가적인 클록 발생기를 사용하였다. 제안한 비교기를 사용하여 참조 전압과 PAD 전압을 낮은 1 LSB 전압 단위로 비교하여 추가적인 오프셋 보정과정을 생략할 수 있었다. 제안하는 시간영역 비교기 기반의 ZQ 보정회로는 1.05 V 및 0.5 V 공급전압의 65 nm CMOS공정으로 설계되었다. 제안한 클록 발생기를 통해 단일 시간영역 비교기 대비 37 %의 전력소모가 감소하였으며 제안하는 ZQ 보정 회로를 통해 최대 67.4 %의 mask margin을 증가시켰다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.160-163
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• 2000

In this paper, we propose an efficient technique to minimize the input offset of a dynamic latch comparator. We analyzed offset due to charge injection mismatching and unwanted positive feedback during sampling phase. The last one was only considered in the previous works. Based on the analysis, we proposed a modified dynamic latch with initialization switch. The proposed circuit was simulated using 0.65$\mu\textrm{m}$ CMOS process parameter with 5v supply. The simulation results showed that the input offset is less than 5mv at 200㎒ sampling frequency and the input offset is improved about 80% compared with previous work in 5k$\Omega$ input resistance.

• 한국산업정보학회논문지
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• 제19권3호
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• pp.1-7
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• 2014

본 논문은 자동시험장비 (ATE) 시스템의 측정 회로에 사용하는 비교기 설계에 관한 것이다. 이 비교기 전체 블럭은 연속 형의 고속 비교기, 차동차이증폭기, 그리고 출력 단으로 구성되어 있다. 연속 형의 고속 비교기는 높은 주파수(1~800MHz) 및 넓은 범위(0~5V)의 입력신호를 받아들이기 위해, 고속의 rail-to-rail 증폭기를 첫 단에 두었다. 또한 동작 속도를 높이기 위하여 고속의 전치증폭기와 래치를 순차적으로 구성하였다. 두 시험 소자(DUT) 간 출력 신호 차이를 검출함에 있어, 공통 신호와 차동 신호 차이를 모두 감지하기 위하여 차동차이 증폭기(DDA)를 사용하였다. 이 비교기는 $0.18{\mu}m$ BCDMOS 공정을 사용하여 칩으로 구현되었으며, 5mV의 신호 차이를, 800 MHz의 신호까지 비교가 가능하다. 구현된 칩 면적은 $620{\mu}m{\times}830{\mu}m$이다.

• 센서학회지
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• 제27권6호
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• pp.362-367
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• 2018

A complementary metal oxide semiconductor (CMOS) binary image sensor is proposed for low-power and low-noise operation. The proposed binary image sensor has the advantages of reduced power consumption and fixed pattern noise (FPN). A gate/body-tied (GBT) p-channel metal-oxide-semiconductor field-effect transistor (PMOSFET)-type photodetector is used as the proposed CMOS binary image sensor. The GBT PMOSFET-type photodetector has a floating gate that amplifies the photocurrent generated by incident light. Therefore, the sensitivity of the GBT PMOSFET-type photodetector is higher than that of other photodetectors. The proposed CMOS binary image sensor consists of a pixel array with $394(H){\times}250(V)$ pixels, scanners, bias circuits, and column parallel readout circuits for binary image processing. The proposed CMOS binary image sensor was analyzed by simulation. Using the dynamic comparator, a power consumption reduction of approximately 99.7% was achieved, and this performance was verified by the simulation by comparing the results with those of a two-stage comparator. Also, it was confirmed using simulation that the FPN of the proposed CMOS binary image sensor was successfully reduced by use of the double sampling process.

• 한국통신학회논문지
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• 제15권9호
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• pp.753-763
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• 1990

본 논문에서는 전류 제이형 PWM 인버어터를 위한 새로운 전류 제어기법을 제안하였다. 종래 히스테리시스 제어기법은 우수한 과도 응답 특징을 갖지만 랜덤한 스위칭 패턴 때문에 저촉영역에서 스위칭 주파수가 높아지게 된다. 제안된 새로운 전류제어기는 3단계 히스테리시스 비교기의 출력에 따라 스위칭 EPROM 테이블을 통해 알맞은 인버어터 출력전압 벡터를 선택하는 제어기법이다. 시뮬레이션과 실험을 통해 종래 히스테리시스 전류 제어기와 비교 검토하였다.

• 전기전자학회논문지
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• 제12권3호
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• pp.176-183
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• 2008

본 논문에서는 DTMOS(Dynamic Threshold voltage MOSFET) 스위칭 소자를 사용한 고 효율 전원 제어 장치 (PMIC)를 제안하였다. 높은 출력 전류에서 고 전력 효율을 얻기 위하여 PWM(Pulse Width Modulation) 제어 방식을 사용하여 PMIC를 구현하였으며, 낮은 온 저항을 갖는 DTMOS를 설계하여 도통 손실을 감소시켰다. 벅 컨버터(Buck converter) 제어 회로는 PWM 제어회로로 되어 있으며, 삼각파 발생기(Saw-tooth generator), 밴드갭기준 전압 회로(Band-gap reference circuit), 오차 증폭기(Error amplifier), 비교기(Comparator circuit)가 하나의 블록으로 구성되어 있다. 삼각파 발생기는 그라운드부터 전원 전압(Vdd:3.3V)까지 출력 진폭 범위를 갖는 1.2MHz 발진 주파수를 가지며, 비교기는 2단 연산 증폭기로 설계되었다. 그리고 오차 증폭기는 70dB의 DC gain과 $64^{\circ}$ 위상 여유를 갖도록 설계하였다. Voltage-mode PWM 제어 회로와 낮은 온 저항을 스위칭 소자로 사용하여 구현한 DC-DC converter는 100mA 출력 전류에서 95%의 효율을 구현하였으며, 1mA이하의 대기모드에서도 높은 효율을 구현하기 위하여 LDO를 설계하였다.

• 대한전자공학회논문지SD
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• 제37권10호
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• pp.65-72
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• 2000

본 논문에서는 다이나믹 래치 형태의 비교기의 입력 오프셋을 줄이는 효과적인 방법을 제안한다. 기존 논문에서 고려된 원하지 않는 정궤환에 의한 오프셋 뿐 아니라, charge injection 부정합에 따른 오프셋을 정확하게 분석하였으며 이를 최소화하기 위하여 샘플링 구간 전에 비교기 양 입력단을 같은 전압으로 초기화하기 위한 수위치를 추가하였다. 제안된 회로는 0.65${\mu}m$ CMOS 공정 파라미터로 모의 실험 되었으며, 5v의 단일 전원 전압으로 동작하고, 200MHz 샘플링 주파수에서 5mV 이하의 오프셋 전압을 가진다. 특히 입력 저항을 $5k{\Omega}$일 때 기존 논문에 비해 약 80%의 입력 오프셋이 개선됨을 모의 실험을 토하여 확인하였다.